JPH01276484A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01276484A JPH01276484A JP63104731A JP10473188A JPH01276484A JP H01276484 A JPH01276484 A JP H01276484A JP 63104731 A JP63104731 A JP 63104731A JP 10473188 A JP10473188 A JP 10473188A JP H01276484 A JPH01276484 A JP H01276484A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- input
- address
- output
- ram
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にＲＡＭの初期設定が短時
間で容易に行えるように改良した論理回路に関する。
間で容易に行えるように改良した論理回路に関する。
従来この種の論理回路には、第２図に示す様に記憶内容
を初期設定する機能がなく、ＲＡＭの′初期設定をする
にはアドレス入力端子１・２のアドレスを様々に変化さ
せることによって、全てのメモリーセルに１つずつデー
タ入力端子３５よりハイレベル信号（以下“Ｈ′′と記
す）又はローレベル信号（以下“Ｌ”と記す）を書き込
むという回路になっていた。なお、４乃至６はインバー
タ、８乃至１１はＡＮＤ回路、１６乃至２４はメモリセ
ルを構成するインバータ、３４はインバータ、２４乃至
３１はＮチャンネルＭＯ３）ランジスタである。
を初期設定する機能がなく、ＲＡＭの′初期設定をする
にはアドレス入力端子１・２のアドレスを様々に変化さ
せることによって、全てのメモリーセルに１つずつデー
タ入力端子３５よりハイレベル信号（以下“Ｈ′′と記
す）又はローレベル信号（以下“Ｌ”と記す）を書き込
むという回路になっていた。なお、４乃至６はインバー
タ、８乃至１１はＡＮＤ回路、１６乃至２４はメモリセ
ルを構成するインバータ、３４はインバータ、２４乃至
３１はＮチャンネルＭＯ３）ランジスタである。
上述した従来のＲＡＭでは、初期設定を行うにはアドレ
スを考えられる全ての場合について設定し、それぞれの
場合についてデータ入力端子よりメモリーセルに初期設
定値を書き込む必要があリ、初期設定を行うのに時間が
かかるという欠点がある。
スを考えられる全ての場合について設定し、それぞれの
場合についてデータ入力端子よりメモリーセルに初期設
定値を書き込む必要があリ、初期設定を行うのに時間が
かかるという欠点がある。
本発明の論理回路は、ＲＡＭのアドレスデコーダーから
の出力と制御入力端子とを入力にもつ２入力ＯＲ回路の
出力をアドレス線に接続し、３ステートバッファの出力
をデータ線に、また３ステートインバータの出力をもう
一方のデータ線に接続し、前記３ステートインバータ、
３ステートバッファのそれぞれの入力を初期設定用の入
力端子に接続し、前記３ステートインバータ、３ステー
トバッファのそれぞれのコントロール端子を前記制御入
力端子に接続したことを特徴とする。
の出力と制御入力端子とを入力にもつ２入力ＯＲ回路の
出力をアドレス線に接続し、３ステートバッファの出力
をデータ線に、また３ステートインバータの出力をもう
一方のデータ線に接続し、前記３ステートインバータ、
３ステートバッファのそれぞれの入力を初期設定用の入
力端子に接続し、前記３ステートインバータ、３ステー
トバッファのそれぞれのコントロール端子を前記制御入
力端子に接続したことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、初期設定機能をもつ本発明の一実施例の回路
図であり、この実施例はＲＡＭのメモリ一部とアドレス
部の一部である。この実施例の回路が従来例の回路と異
なる点は、２入力のＡＮＤ回路８〜１１の出力とアドレ
ス線３６〜３つの間に２入力のＯＲ回路１２〜１５を入
れ残りの入力を制御入力端子３と接続しであることと、
制御入力端子３をコントロール端子として持つ３ステー
トバッファ３２と３ステートインバータ３３の入力に初
期設定入力端子４２を接続し、その出力をデータ線４０
．４１にそれぞれ接続したことである。
図であり、この実施例はＲＡＭのメモリ一部とアドレス
部の一部である。この実施例の回路が従来例の回路と異
なる点は、２入力のＡＮＤ回路８〜１１の出力とアドレ
ス線３６〜３つの間に２入力のＯＲ回路１２〜１５を入
れ残りの入力を制御入力端子３と接続しであることと、
制御入力端子３をコントロール端子として持つ３ステー
トバッファ３２と３ステートインバータ３３の入力に初
期設定入力端子４２を接続し、その出力をデータ線４０
．４１にそれぞれ接続したことである。
次にこの回路の動作を説明する。全制御入力端子３に“
Ｈパを与えると、アドレス入力端子１゜２の状態に関係
なく、２入力のＯＲ回路１２〜１５の出力は“°Ｈ″に
なり、したがってアドレス線３６〜３９はＨ゛°となる
。その結果ＮチャンネルＭＯＳトランジスタ２４〜３１
はＯＮｔ、、書き込み状態となる。又、制御入力端子３
が“Ｈ１１になったことから３ステートバッファ３２と
３ステートインバータ３３がＯＮＬ、初期設定入力端子
４２の初期設定データが、インバータ１６乃至２３で構
成されるメモリーセルに書き込まれる。
Ｈパを与えると、アドレス入力端子１゜２の状態に関係
なく、２入力のＯＲ回路１２〜１５の出力は“°Ｈ″に
なり、したがってアドレス線３６〜３９はＨ゛°となる
。その結果ＮチャンネルＭＯＳトランジスタ２４〜３１
はＯＮｔ、、書き込み状態となる。又、制御入力端子３
が“Ｈ１１になったことから３ステートバッファ３２と
３ステートインバータ３３がＯＮＬ、初期設定入力端子
４２の初期設定データが、インバータ１６乃至２３で構
成されるメモリーセルに書き込まれる。
以上述べた如く、本実施例の回路によれば、ＲＡＭの初
期設定は、制御入力端子３を“Ｈ′°にし、入力端子４
２をＨ°゛もしくは“Ｌ”にすることのみで可能になる
。
期設定は、制御入力端子３を“Ｈ′°にし、入力端子４
２をＨ°゛もしくは“Ｌ”にすることのみで可能になる
。
尚、制御入力端子３が“Ｌ”の時は３ステートインバー
タ３３と３ステートバッファ３２の出力がハイインピー
ダンスになる為、従来のＲＡＭと同様の動作をすること
は言うまでもない。
タ３３と３ステートバッファ３２の出力がハイインピー
ダンスになる為、従来のＲＡＭと同様の動作をすること
は言うまでもない。
以上詳細に説明したように本発明の論理回路は、ＲＡＭ
の初期設定を短時間で容易に行うことができるという効
果がある。
の初期設定を短時間で容易に行うことができるという効
果がある。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 １．２・・・アドレス入力端子、３・・・制御入力端子
、４２・・・初期設定用入力端子、３５・・・データ入
力端子、４，５，６，７．１６〜２３．３４・・・イン
バータ、８．９．１０．１１・・・２入力のＡＮＤ回路
、１２．１３，１４．１５・・・２入力のＯＲ回路、２
４〜３１・・・ＮチャンネルＭＯＳトランジスタ、３２
・・・３ステートバッファ、３３・・・３ステートイン
バータ、３６〜３９・・・アドレス線、４０゜４１・・
・データ線、４３・・・アドレスデコーダ部。
回路図である。 １．２・・・アドレス入力端子、３・・・制御入力端子
、４２・・・初期設定用入力端子、３５・・・データ入
力端子、４，５，６，７．１６〜２３．３４・・・イン
バータ、８．９．１０．１１・・・２入力のＡＮＤ回路
、１２．１３，１４．１５・・・２入力のＯＲ回路、２
４〜３１・・・ＮチャンネルＭＯＳトランジスタ、３２
・・・３ステートバッファ、３３・・・３ステートイン
バータ、３６〜３９・・・アドレス線、４０゜４１・・
・データ線、４３・・・アドレスデコーダ部。
Claims (1)
- ＲＡＭのアドレスデコーダーからの出力と制御入力端子
とを入力にもつ２入力ＯＲ回路の出力をアドレス線に接
続し、３ステートバッファの出力をデータ線に、また３
ステートインバータの出力をもう一方のデータ線に接続
し、前記３ステートインバータ、３ステートバッファの
それぞれの入力を初期設定用の入力端子に接続し、前記
３ステートインバータ、３ステートバッファのそれぞれ
のコントロール端子を前記制御入力端子に接続したこと
を特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104731A JPH01276484A (ja) | 1988-04-26 | 1988-04-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104731A JPH01276484A (ja) | 1988-04-26 | 1988-04-26 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01276484A true JPH01276484A (ja) | 1989-11-07 |
Family
ID=14388644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104731A Pending JPH01276484A (ja) | 1988-04-26 | 1988-04-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01276484A (ja) |
-
1988
- 1988-04-26 JP JP63104731A patent/JPH01276484A/ja active Pending
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