JP2500932B2 - レベル感知ラツチ段 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は電界効果型トランジスタを用いて構成した論
理回路に関するもので，とくに電界効果型トランジスタ
によって論理回路を構成することにより，ラッチ，とく
にシフトレジスタラッチを形成するようにした論理回路
に係わるものである． ［従来の技術］ 第１図に従来のシフトレジスタラッチ100を示す．こ
のシフトレジスタラッチ100は第一のラッチ段１および
第二のラッチ段11を有し，該第一のラッチ段１は組合せ
論理回路，すなわちこの第１図に示す例では,ANDゲート
をORゲートの組合せ回路３に対するデータを入力として
受け取り，クロック２が出力されているときには入力端
子２に現れたデータをマスターラッチ５に入力させ，ま
たクロック１が出力されているときには入力端子４に現
れたデータをマスターラッチ５に入力させる．このマス
ターラッチ５は入力データを記憶して，記憶されたデー
タの代表的なサンプルを取り出して出力端子６に出力
し，クロック３が出力されたときにこのサンプルをスレ
ーブラッチ７に供給する．マスターラッチ５はクロック
３が現れるまで入力データを保持し，クロック３が出力
され次第，該データをスレーブラッチ７に書き込む．ス
レーブラッチ７は入力データを記憶する一方，記憶され
たデータの代表的なサンプルを取り出して出力端子９お
よびシフト端子８に出力して第二段のシフトレジスタラ
ッチ11に印加する．この第二段シフトレジスタラッチ11
は組合せ入力回路，すなわちこの第１図に示す例では,A
NDゲートとORゲートの組合せ回路13と，マスターラッチ
15と，スレーブラッチ17とからなり，マスターラッチ15
はクロック１あるいはクロック２が出力されているとき
に，それぞれ入力端子10または８上のデータを記憶して
出力端子12に出力信号を発生させてこれをスレーブラッ
チ17に入力し，クロック３が出力され次第，端子12に現
れる論理レベルを記憶して出力端子12に出力信号を発生
させるようにしたものである． 第１図のシフトレジスタラッチ，すなわち上述のよう
にレベル感知型として構成した公知のシフトレジスタラ
ッチの波形を第２図に示す．第１図に示すようなシフト
レジスタラッチ100が動作するためには,3種類のクロッ
クを該シフトレジスタに供給する必要があり，これら３
種類のクロックとは上に述べたように，マスターラッチ
5,15にデータを記憶させるためのクロック１およびクロ
ック2,およびスレーブラッチ7,17にデータを記憶させる
ためのクロック３である．第２図において，波形20はク
ロック１および２の波形を，また波形22はクロック３の
波形をそれぞれ示す． ［発明が解決しようとする問題点］ 第１図に示すシフトレジスタラッチは第２図に示すよ
うな波形による多重クロック構成とすることが必要であ
り，組合せ論理3,13において第２図の波形20で表わされ
るクロック１の立上りエッジにより決定を完結させなけ
ればならない．このため，電界効果型トランジスタをダ
イナミック動作で使用した場合には，デバイスの動作速
度を高めるためにクロック３を用いて該組合せ論理の最
終段のディスチャージを行なわせるに際して問題が生
じ，その結果上記のような構成としたシフトレジスタラ
ッチの用途が限定されて，高速動作を要求される場合に
は不適当であった． 本発明の目的は，このような問題を解消した組合わせ
論理回路ないしは電界効果型トランジスタシフトレジス
タラッチを提供することにある． ［問題点を解決しようとするための手段］ 第１図には、従来技術であるラッチ回路を構成するス
レーブラッチ７の信号入力６とステアリングクロック３
の入力を有する最終段が示されている。このスレーブラ
ッチ７の論理状態が確定するまで、次のマスターラッチ
のステアリングクロック１又は２を立上げることは禁止
される。最終段であるスレーブラッチ７にディスチャー
ジを行なわせる際、ステアリングクロック３に応答する
ラッチ回路内の重序回路の電荷を抜く期間が必要とされ
るため、回路の高速動作を妨げるという問題が有る。

このような目的を達成すべく本発明は，少なくとも２
種類のクロック信号を出力するクロック源により駆動さ
れる複数段を有し，これらの複数段のうちの２段の間に
少なくとも１段のラッチ段を設けて，これを限界効果型
トランジスタにより構成した論理回路を提供するもので
ある．この少なくとも１段のラッチ段は，該ラッチ段に
供給されるクロックその他の信号のフロースルーから複
数段の前段回路を電気的に分離する分離手段と，各クロ
ックパルス間のシフトレジスタラッチ段に供給されるデ
ータを記憶するラッチ回路とを有するものであり，この
ようなラッチ段を複数段組み合わせることにより，容易
にシフトレジスタラッチを形成することができる．この
場合これら複数のラッチ段はこれをテスト回路を含むよ
うに接続して，このテスト回路により，ラッチ内に記憶
されたデータのサンプリングを行なったり，あるいは該
ラッチにデータをプリセットすることができるように該
テスト回路を構成する．またラッチ段の構成としては，
これをエンハンスメント型およびデプレッション型の電
界効果型トランジスタにより構成した実施例や，あるい
は各ラッチ段に供給するデータ論理処理を行なうのには
各種の複雑な組合わせ論理回路の実施例が可能である． ［実施例］ ここで、本願発明の第１の実施例は、第１及び第２の
クロック信号１、２を出力するクロック信号手段より駆
動される複数段101と、第１及び第２の間に接続された
複数個の電界効果型トランジスタにより構成された少な
くとも１段のラッチ段51とを有し、第１の信号が出力さ
れているときには前記第１段からシフトレジスタラッチ
17を電気的に分離するようにした分離手段53と、第２の
信号に追随して出力端子14に論理信号を供給するように
したラッチ手段17によって前記少なくとも１個のラッチ
段101を具備することにより上記高速動作を可能せしめ
るシフトレジスタラッチ段を提供できる。

また、本願発明の第２の実施例は、第１及び第２の信
号を結合するための第１の論理手段31と、この第１の論
理手段に接続して前記第１の信号50によりイネーブル状
態とされたときに前記第２の信号14の論理状態を記憶す
るための第２の論理手段35とを設ける電界効果型トラン
ジスタシフトレジスタラッチを提供せしめるものであ
る。

次に図面を参照して本発明の実施例を説明する．第３
図は本発明による論理回路の実施例としての，複数段か
らなるシフトレジスタラッチ101を示す．このシフトレ
ジスタラッチ101はまず第一のラッチ段７を有し，この
ラッチ段の出力は導線８を介して組合せ論理13に与えら
れる．該組合せ論理13は第一のトランジスタスイッチ37
および第二のトランジスタスイッチ39からなり，第一の
トランジスタスイッチ37は導線８と接続点50との間を接
続するためのもので，また第二のトランジスタスイッチ
39は導線10と接続点50との間を接続するためのものであ
る．第４図に示すクロック２は各ラッチ段１にデータを
並列入力するのに用い，この入力データをクロック３に
よりラッチ段１に記憶させる．波形48のパルス47が現れ
ると，前記導線10上のデータは電界効果型トランジスタ
スイッチ39によって接続点50に伝送され，ついで該接続
点50における信号電荷により表されるデータが，波形44
のパルス45Aによって反転増幅器31に入力され，記憶さ
れる。また、この記憶されたデータの試験については後
述するテストモード動作時に説明する。

ひるがえって，電界効果型トランジスタにより構成さ
れる論理回路の製造や組立て，あるいはそのプログラミ
ング時には，いろいろな接続点で欠陥の検出を行なうこ
とができるのが望ましいことが多々ある．第３図のシフ
トレジスタラッチの主たる特徴のひとつは，特に波形4
1,46であり，テストクロック49が発生した状態で波形41
のパルス43を印加することで，導線８を介して第一のラ
ッチ段７からトランジスタスイッチ37にテストクロック
による信号を移行させ，接続点50および反転増幅器51を
介してラッチ回路17の出力線14に伝送することができる
点である． 第４図に示す波形41のクロック１信号が論理１となっ
た場合，すなわちパルス43が出力された場合には，接続
点50は論理レベルが導線８に現れて接続点50に伝送さ
れ，パルス43が消失するにともない，この論理状態が反
転増幅器51の内部キャパシタンスの記憶容量により，該
接続点50に記憶されるか，あるいはこの接続点に現れ
る．第４図に波形44のパルス45で表されるように、，ク
ロック３が正に遷移して論理１になると，接続点50に現
れかつ反転増幅器51の内部キャパシタンスに記録された
論理レベルは第二のラッチ段17に伝えられ，反転増幅器
31,33および反転増幅器33の出力を反転増幅器31の入力
に接続されているデプレッション型トランジスタ35によ
って構成されたラッチ回路により，該論理レベルがラッ
チ段17に記憶されかつ無期限に保持される．ラッチの出
力は導線14に供給され，またシフト出力は導線８に供給
される． なお，クロック３はテスト動作時に現れて導線８上の
テストデータを第二のラッチ段17に導入するもので、こ
の第二のラッチ段17が書き込み可能状態の時に行うもの
である。このようにすることにより，シフトレジスタラ
ッチ回路101内のあらゆる回路のテストを行なうことが
でき，この種のラッチ段を内蔵するマイクロプロセッサ
回路のプログラムの開発に大いに貢献するものである． 第５図に第一のトランジスタスイッチ37と第二のトラ
ンジスタスイッチ39とからなる組合せロジック13を有す
る単一の一段のラッチ段を示す．本実施例においては，
入力導線8,10に現れるデータはそれぞれこれらトランジ
スタスイッチ37,39を介して反転増幅器51に供給され，
クロック３が論理１となって反転増幅器51の出力を増幅
器31の入力に接続するスイッチ53を動作させたときに，
これらデータを一段のラッチ段に書き込む．場合によっ
ては，第５図の実施例において反転増幅器33の出力を反
転増幅器31の入力に接続するデプレッション型電界効果
型トランジスタ35を用いるかわりに，クロック２が論理
１となったときにリフレッシュ信号を電界効果型トラン
ジスタ70に供給し，このトランジスタ70により反転増幅
器35の出力を反転増幅器31に印加することにより，増幅
器31に蓄えられた電荷を再生させて導線14,18に現れる
信号が一段のラッチ段に記憶されている論理レベルと正
確に対応するようにする． 第６図は一段のラッチ段の構成を示す概略図で，増幅
器51としてはエンハンスメント型トランジスタを，また
増幅器31,35としてはデプレッション型トランジスタを
それぞれ用いた［エンハンスメント］［デプレッショ
ン］［デプレッション］型回路の実施例を示すものであ
る．増幅器51は電界効果型トランジスタ68とクロック用
トランジスタ67とからなり，クロック３が現れたときに
電界効果型トランジスタ68の入力に与えられる論理レベ
ルに応じて，接続点50を電界効果型トランジスタ68がオ
ンのときには接点に，トランジスタ68がオフのときには
Vccにそれぞれ接続する．反転増幅器31は,2個のデプレ
ッション型トランジスタ64,65と，電界効果型型トラン
ジスタスイッチ53が閉じることにより動作状態となる入
力トランジスタ66とが直列に接続されてなるもので，こ
のトランジスタ66が動作状態となることによって一段の
ラッチ段にデータの書込みが行なわれる．スイッチ70は
フレッシュスイッチであり，また増幅器35の動作態様は
上記と同様である． 第７図は増幅器51をデプレッション型トランジスタ69
およびエンハンスメント型トランジスタ68により構成し
たラッチ段７の［デプレッション］［デプレッション／
デプレッション］［デプレッション／デプレッション］
型回路の実施例を示すものである．増幅器31,35の構成
は第６図の実施例と同様である． 第８図は本発明による一段のラッチ段の［デプレッシ
ョン］［デプレッション／デプレッション］型回路の実
施例を示すものである．同図において，増幅器51はデプ
レッション型トランジスタ69およびエンハンスメント型
トランジスタ68により，また反転増幅器31,35はそれぞ
れ単一のデプレッション型トランジスタ64,61により構
成され，さらに入力トランジスタ66および出力トランジ
スタ63はこれをエンハンスメント型電界効果型トランジ
スタにより構成した例である． 第９図は本発明による一段のラッチ段の［エンハンス
メント］［デプレッション］［デプレッション］型回路
の実施例を示すもので，第６図に示す入力増幅器51と第
８図に示すラッチ回路の構成を用いた例である． 例えば入力バッファ等を用いる場合のように，ラッチ
をトランジスタ・トランジスタ・ロジック（TTL）回路
とインターフェースさせる必要のある場合は、第10図に
示すように，第５図ないし第９図に示す反転増幅器51の
かわりにシュミットトリガ71を用いた回路構成とする． 第11図に示す回路は上記のようにシュミットトリガ71
を用いたもので，本例ではこのシュミットトリガ71を電
界効果型トランジスタ76,72,74,75により構成したもの
である．電界効果型トランジスタ71,76に対するバイア
スは電界効果型トランジスタ70により与えられ、これに
より電界効果型トランジスタ74,75に印加される信号に
対するシュミットトリガ波形整形効果を得ることができ
る．シュミットトリガ71の出力は電界効果型トランジス
タ73の出力端子に現れてスイッチ53に供給される． 一段のラッチ段に対する書込みを行なうに先立ってい
くつかの機能を論理的に結合させたい場合がある．第12
図はこのような用途に適した実施例を示すもので,3種類
の信号，すなわちデータX,Y,ZをANDゲート80およびNOR
ゲート81の組合わせからなるAND−NOR回路に供給し，さ
らに前記実施例の場合と同様，電界効果型トランジスタ
89からのテストデータにより，該回路のNORをとること
により，反転増幅器31,35により構成された一段のラッ
チ段のテストを行なうことができるようにしたものであ
る.NORゲート81の出力はスイッチ53により反転増幅器31
の入力に供給される． 第12図に示す実施例の概略構成を第13図に示す．この
第13図においてはANDゲート80は電界効果型84,85によ
り，またNORゲート81はデプレッション型トランジスタ8
2,電界効果型トランジスタ83および電界効果型トランジ
スタ90によりそれぞれ構成され，これらトランジスタ8
2,83,90の組合わせにより符号91で示す位置にNOR接続点
を形成する． 第14図に本発明によるシフトレジスタラッチ回路の実
施例の回路構成を示す．本例においては複数のＭ個のラ
ッチ段を図示のように組み合わせて用いて，組合わせロ
ジックのみからなるダイナミック型結合ロジック200に
接続し，記憶素子をすべて一段のラッチ段により構成し
たものである．この結合ロジック200の入力側には第一
のラッチ段7,第二のラッチ段17からN-1番目のラッチ段1
17およびＮ番目のラッチ段127が，また出力側にはＮ＋
１番目のラッチ段247,N＋２番目のラッチ段237,N＋３番
目のラッチ段227からＭ−１番目のラッチ手段217および
Ｍ番目のラッチ段207が配列され，クロックロジック95
からはクロック1,2,3が各ラッチ段に，またシリアルデ
ータ源103からは第一のラッチ段７にデータ信号が，そ
れぞれ供給される．各ラッチ段は直並列構成となるよう
に接続され，データは導線10を介して各ラッチ段に，ま
たテストデータは導線115を介して第一のラッチ段７に
それぞれ導入され，シフト導線８を経由して前段のラッ
チ段にシフトされる．これと同時に各ラッチ段にデータ
が書き込まれ，出力端子に論理状態が決定されて結合論
理回路に並列に入力される．さらに出力導線８からは，
次々とシフトされる各ラッチ段の記憶状態がシリアルテ
ストデータバイアス105に入力する．他方,N＋１番目な
いしＭ番目のラッチ段からの並列出力は，データバス11
5に含まれる導線14を介して出力される．クロックロジ
ック95は第14図の実施例ではシフトレジスタラッチの一
部として示してあるが、マイクロプロセッサに含まれる
クロック等，相異なる相のクロックを発生して回路に用
いるようにした外部クロックによりこれを構成してもよ
い．またシフトレジスタラッチ107としては,3組のデー
タがデータせ線118を介してデータ入力バス111から供給
される組合わせシフトレジスタを用いる．

【図面の簡単な説明】

第１図は従来のシフトレジスタラッチを示す論理回路
図，第２図は第１図に示す従来のシフトレジスタラッチ
の動作を示すタイムチャート図，第３図は電界効果型ト
ランジスタを用いて形成し，シフトレジスタとしての機
能はもとより，テスト能力をも併せもつように構成した
本発明による複数のラッチ段を示す論理回路図，第４図
は第３図に示す回路の動作を示すタイムチャート図，第
５図は本発明による単一のラッチ段を示す論理回路図，
第６図は入力増幅器にはエンハンスメント型トランジス
タを，またシフトレジスタラッチには［デプレッショ
ン］［デプレッション／デプレッション］［デプレッシ
ョン］型トランジスタを用いて構成したラッチ段の実施
例を示す概略図，第７図はデプレッション型トランジス
タを用いて第５図に示す入力増幅器を構成することがで
きる例を示す図，第８図は第５図に示すシフトレジスタ
ラッチにおいて各増幅器段に単一のデプレッション型ト
ランジスタを内蔵させた例を示す概略図，第９図は第５
図に示すシフトレジスタラッチにおいて入力にエンハン
スメント型トランジスタを用いた例を示す概略図、第10
図は本発明によりラッチ段にシュミットトリガ入力段を
設けた例を示す論理回路図，第11図は第図に示す実施例
を示す概略図，第12図はANDおよびORゲートを用いた入
力回路を有するラッチ段を示す論理回路図，第13図は第
12図に示す実施例を示す概略図，第14図は複数のラッチ
段をアレー乗に配置して回路テスト用に用いるようにし
た例を示すブロック図である． 1,7,17,107,117,127,207,217,227,237,247……ラッチ段 8,10,14,115……導線 13……組合わせロジック 18,50……接続点 31,33,35,51……反転増幅器 37,39,53,61,62,63,64,65,66,67,68,69,70,72,73,74,7
5,76,82,83,84,85,86,90……電界効果型トランジスタ 71……シュミットトリガ 80……ANDゲート 81……NORゲート 95……クロックロジック 101,107……シフトレジスタラッチ 103……シリアルテストデータ源 105……シリアルデータ入力デバイス 200……結合ロジック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーチン デイー．ダニエルズ アメリカ合衆国テキサス州ヒユースト ン，ロングコモン 11011 (72)発明者 ロバート シヤーフ アメリカ合衆国ニユーヨーク州ソウガー テイズ，テインバーウオャル ロード 7436 (72)発明者 ロナルド ウオルサー アメリカ合衆国テキサス州オースチン, ノースクレスト ブールバード 7800, アパートメント 405 (56)参考文献 特開 昭53−62976（ＪＰ，Ａ) 特開 昭55−42391（ＪＰ，Ａ) 特開 昭55−48898（ＪＰ，Ａ) 特開 昭58−154038（ＪＰ，Ａ) 特開 昭55−150195（ＪＰ，Ａ) 米国特許4283620（ＵＳ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】クロック信号源から供給される第１のクロ
   ック信号と単一パルスからなる第２のクロック信号とに
   よって駆動される第１及び第２のラッチ段を有し、この
   第２のラッチ段は電界効果トランジスタにより構成さ
   れ、また前記第１のラッチ段は前記第２のラッチ段に接
   続される第１シフト端子を有する、入力信号を蓄積する
   論理回路であって、 前記第１のラッチ段から前記第２のラッチ段を絶縁する
   と共に、前記第１のクロック信号のみが現れているとき
   に前記第１シフト端子を前記第２のラッチ段に接続する
   絶縁手段を含み、 前記第２のラッチ段は、ラッチ手段と、前記絶縁手段及
   び前記ラッチ手段の間のゲート手段とを有し、このゲー
   ト手段に印加される前記第２のクロック信号に応答して
   第２シフト端子に第１の論理信号を、出力端子に第２の
   論理信号をそれぞれ供給する前記論理回路。