SU982092A1 - Программируемое логическое устройство - Google Patents

Description

(З) ПРОГРАММИРУЕМОЕ ЛОГИЧЕСКОЕ УСТРОЙСТВО

t

Изобретение относитс  к вычисли .тельной технике и может быть испольг зовано при разработке устройств микропрограммного управлени .

Известно устройство микропрограммного управлени , шолненное на программируемых логических матрицах

(плм) т.

Недостатком этого устройства  вл етс  мала  плотность занесени  информации за счет невозможно :ти использовани   чеек пам ти при определенном кодировании между соседними выходными шинами. Это приводит к увеличению площади интегральной схемы устройства при заданном об-ьеме исходной HHfdpMauHwt

Наиболее близким техническим ре аюнием к изс ретению  вл етс  усТ ройство, состо щее из нескольких ПЛМ, и соответствующих им сдвиговых регистров адреса. Управл ющие и адресные входы регистров соединены соответственно с шиной синхронизации и

- адресной шиной, а разр дные выходы .регистров - с входами соответствующих блоков пам ти 2.

Недостатками данного устройства..  бл ютс  больша  площадь кристалла и соответственно стоимость интегральной схемы из-за наличи  значительного числа неиспользуемых  чеек пам ти , поскольку запись информации (в процессе технологического изготовлени ) каждого блока пам ти выполнена независимо от остальных блоков.

Claims (1)

1. Цель изобретени  - повышение надежности программируемого логического устройства за счет уменьшени  площади кристалла и снижени  стоимости интегральной схемы устройства. Поставленна  цель достигаетс  тем, что в программируемом логическом устройстве содержащем первый и второй блоки пам ти, входы которых подключены к соответствующим выходам первого и второго сдвиговых регистров, |управл ющие входы которых соединены . с шиной синхронизации, адресный вход второго сдвигового регистра соединен с шиной адреса, адресный выход второ го сдвиг ового регистра подключен к адресному входу первого сдвигового регистра, а выход второго сдвигового регистра соединен с соответствующим входом первого блока пам ти. На чертеже схематично изображено предлагаемое устройство. Устройство содержит программируемые блоки 1 и 2 пам ти и сдвиговые регистры 3 и 4. Управл ющие входы регистров 3 и 4 соединены с шиной 5 синхронизации. Адресный вход регистра 3 соединен с адресным выходом регистра , адресный вход регистра k соединен с шиной 6 адреса. Разр дные выходЪ регистра 3 и первые разр дные выходы регистра 4 через входные шины 7 и 8 соединены с затворами пер вой группы МОП-транзисторов 9 и 10 в блоках 1 и 2 пам ти соответственно . Вторые разр дные выходы регистра k с помощью общих входных шин 11 соединены с зётворамй второй группы МОП-транзисторов 12 и 13 в блоках 1 и 2 пам ти. Истоки и стоки МОПтранзисторов обеих групп подключены к выходным шинам 1. Устройство работает следующим образом . На адресный вход регистра Ц с шины 6 адреса последовательно поступает слово адреса, состо щее из двух частей. Одновременно с этим происходит сдвиг регистра Ц и запись в него адреса. В процессе записи адреса в регистр Ч перва  часть адресного слова поступает также на адресный вход регистра 3 посредством его св зи с адресным выходом регистра k и записываетс  в регистр 3 аналогичным образом. После записи адреса в регистры 3 и it на шине 5 по вл етс  сигнал синхронизации, который поступает на управл ющие входы регистров 3 и и обеспечивает опрос адреса . При этом перва  часть, адреса поступает с разр дных выходов регистра 3 и с первых разр дных выходо регистра на входные шины 7 и 8 соответственно и далее на затворы первой группы МОП-транзисторов Э и 10 соответственно. Втора  часть адреса поступает с вторых разр дных выходов регистра на общие входные, шины 11, которые обеспечивают выполнение совместной прошивки м&триЦ, и на затворы второй группы МОП-транзисторов 12 и 13. В результате происходит считывание информации из блоков 1 и 2 пам ти на выходные шины Ц. Совместан  запись информации в два блока 1 и 2 пам ти осуществл етс  таким образом, чтобы увеличение числа транзисторов в строке в одном блоке пам ти соответствовало уменьшению числа транзисторов в другом блоке. Поскольку в блоках пам ти, как правило, осуществл етс  неполна  дешифраци  адресного слова, то возможность совместной записи информации с учетом отмеченного требовани  практически всегда существует. Изобретение позвол ет сократить общую площадь кристалла в блоках пам ти на при совместной записи информации и понизить стоимость интегральной .схемы устройства. ; Формула изобретени  Программируемое логическое устройство , содержащее первый и второй блоки пам ти, входы которых подключены к соответствующим выходам первого и второго сдвиговых регистров , управл ющие входы которых соединены с шиной синхронизации, адресный вход второго сдвигового регистра соединен с шиной адреса, о т л ичающеё ,с  тем, что, с целью повышени  надежности программируемого логического устройства, в нем ( адресный выход второго сдвигового регистра подключен к адресному входу первого сдвигового регистра, а выход второго сдвигового регистра соединен с соответствующим входом первого блока пам ти. Источники информации, прин тые во внимание при экспертизе 1.Реализаци  микропрограммного автомата на БИС. Электронна  техника , сер. 3, Микроэлектроника, вып, 5(53). М., 197, с. 21-26, 2,Микросхема Р-107. Схема принципиальна  электрическа  ИУЗ.87. .035 ЭЗ (прототип),

   L f t I ... I I 1. о 0 in е