JP2514365B2 - 機能ブロックのアドレスデコ−ド装置 - Google Patents

機能ブロックのアドレスデコ−ド装置

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JP2514365B2
JP2514365B2 JP62149552A JP14955287A JP2514365B2 JP 2514365 B2 JP2514365 B2 JP 2514365B2 JP 62149552 A JP62149552 A JP 62149552A JP 14955287 A JP14955287 A JP 14955287A JP 2514365 B2 JP2514365 B2 JP 2514365B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は機能ブロックのアドレスデコード装置に関
し、たとえば複数ブロックに分割されたメモリセルのい
ずれかを選択してアクセスするような機能ブロックのア
ドレスデコード装置に関する。
［従来の技術］ 従来の半導体メモリは、ウエハをチップ（小片）に切
断し、切断した各チップをパッケージに封入し、そのう
ちウエハ上の欠陥から生ずるようなチップが封入された
パッケージを排除し、歩留りを向上するという手法が最
もよく用いられている。
一方、半導体技術の進歩に従って、ウエハ上にシステ
ムの機能を集積（Wafer Scale Integration:WSI）する
ことも考えられている。このようなWSIは、パッケージ
ングと外界との接続などによる信頼性の低下を防ぎ、信
頼性を向上することができる。また、パッケージおよび
パッケージ作業などのコストの低減化を図ることができ
る。さらに、WSIでは、パッケージ上あるいはパッケー
ジを実装するボード上の信号遅延分を減少させることが
できる。すなわち、ウエハをパッケージする方法ではウ
エハを切り刻んだチップをパッケージに収納したとき、
各チップとパッケージの端子との間をワイヤリングし、
そのようなパッケージをプリント基板上に配置し、各パ
ッケージの端子間をパターンによって接続する必要があ
ることから、ワイヤリングおよびパターンによる信号遅
延を生じる。これに対して、WSIでは、チップ間を直接
ワイヤリングするため、信号遅延を少なくできる。さら
に、WSIでは、実装密度を向上できるという長所もあ
る。
第５図は従来のWSIの構成を示す図である。第５図に
示した例はメモリLSIを示したものであって、ウエハ１
上にブロックに分割された複数のメモリアレイUfが配置
されている。さらに、メモリアレイUfが欠陥を含む場合
に、これと置き換えるための予備メモリアレイUsも配置
されている。これらの複数のメモリアレイUfおよび予備
メモリアレイUsの間には、制御信号系，アドレス信号
系，データ入出力系の配線が設けられていて、ブランチ
選択回路BSがアドレス信号およびブランチ選択信号によ
りメモリアレイブロック中のいずれかのメモリアレイを
選択し、データバッファ回路DBを介してデータの入出力
が行なわれる。
また、たとえばメモリアレイUfの中に欠陥があれば、
これを予備メモリアレイUsと電気的に置き換え、これに
よって欠陥ブロックの排除を行なう。したがって、ウエ
ハ全体で動作ブロック数を所望の数だけ得ることができ
る。このために、電気的にプログラム可能な素子（電気
ヒューズ）により、ブロックのアドレス信号およびデー
タ入出力を切換えることが可能となる。
次に、上述のようなWSIの各ブロックを駆動する従来
例について説明する。従来、大容量のMOS RAMは、その
高集積化に伴い、データの入出力レートの向上が図られ
ている。この方法として、主に次のような２種類があ
る。
（１） MOS RAMを多ビット構成にして、データの入出
力レートを増大させる。この場合、データを８ビットま
たは16ビットのように並列で一括的にデータを入出力す
るために、チップ内部の並列動作部分の面積が増大し、
パッケージの端子数の増大により、チップレベル，実装
レベルの双方で集積度を損なうという欠点がある。
（２） データ入出力部にシフトレジスタを設け、多ビ
ットをシリアルに高速で入出力する方法がある。この場
合は、シフトレジスタの配置によるチップ面積の増大を
除けば、上述の（１）で説明したような欠点は生じな
い。
上述の（２）の場合の長所をさらに生かす方法とし
て、 （３） 制御信号を１つの端子からシリアルに入力し、
またアドレス入力，データ入出力を１つの端子でシリア
ルに行なうことにより、パッケージの端子数をさらに減
らすことが提案されている。
上述の（２），（３）を組合わせると、実装密度を著
しく向上できかつデータ入出力サイクルは高速に行なう
ことができる。そのような構成の例として、第６図にダ
イナミック型MOSRAMを示す。
第６図において、外部端子Vcc（電源）,Vss（接
地），クロック入力端子およびデータ入出力端子の４個
が設けられている。そして、ダイナミック型MOSRAM2は
メモリセルアレイ21と、ロウデコーダ22と、センスアン
プ23と、シフトレジスタ24と、シリアル／パラレル変換
回路25と、ロウアドレスバッファ26と、制御信号発生回
路27と、データインバッファ28と、データアウトバッフ
ァ29とを含んで構成されている。メモリセルアレイ21
は、図示しないが複数のワード線とこれに直交するビッ
ト線と両者の交点に位置するメモリセル群とから構成さ
れている。ロウデコーダ22はデータ入力端子およびシリ
アル／パラレル変換回路25を介してロウアドレスバッフ
ァ26に入力された外部からのロウアドレス信号により、
対応するワード線を選択するものである。いずれかのワ
ード線が選択されると、選択された１行分のメモリセル
群に蓄積されたデータがビット線上に信号電位となって
現われる。この信号電位はセンスアンプ23によって検知
されかつ増幅される。
各メモリセル群は、１トランジスタ・１キャパシタ型
で構成されていて、センスアンプ23は各メモリセル群の
データのリフレッシュ動作も行なうようになっている。
さらに、センスアンプ23はデータラッチの役割を果たし
ていて、各ビット線ごとにシフトレジスタ24に接続され
ている。シフトレジスタ24にはデータインバッファ28と
データアウトバッファ29とが接続されている。データ入
力端子に入力されたシリアルなデータはシリアル／パラ
レル変換回路25によってパラレルに変換され、変換され
たデータがデータインバッファ28を介してシフトレジス
タ24に与えられる。シリアル／パラレル変換回路25はク
ロック信号入力端子に与えられたクロック信号に応じて
動作し、データ入出力端子から入力されるデータの入出
力，ローアドレス入力，コントロール入力を各回路部分
に振り分けるためのシリアル／パラレル変換を行なう。
また、データの読出時には、センスアンプ23によって検
知されかつ増幅されたデータがシフトレジスタ24に与え
られ、シフトレジスタ24のシフト動作に従ってシリアル
に選択され、データアウトバッファ29に出力される。
また、データの書込み時には、逆にデータインバッフ
ァ28から送られてくる書込データが、シフトレジスタ24
によってシリアルにシフトされ、対応するセンスアンプ
23を介してビット線より対応のメモリセルに書込まれ
る。
第７図は第６図に示したダイナミック型MOSRAMの動作
を説明するためのタイミング図である。第７図は或る１
サイクル分の動作タイミングを示したものであって、１
サイクルはリセット動作からリセット動作までの期間で
あり、このリセット動作は「クロック入力が立上がった
ときに、データ入力が「Ｌ」レベルである」ことにより
行なわれる。これにより、メモリセルアレイ21,シフト
レジスタ24,シリアル／パラレル変換回路25がリセット
（初期設定）される。
リセット動作後は、クロックの立上がり時に、データ
入力を「Ｈ」レベルにする限り、或る１サイクルが続け
られ、クロックの立下がり時に、コントロール入力，ロ
ウアドレス入力，データ入力が行なわれ、また、データ
出力が開始する。各サイクルの最初の３ビット入力
（C0，C1，C2）は、コントロール入力であり、これによ
りサイクルの基本動作を指定する。基本動作は第７図の
表に示したように、ないしからなる。
ロウアドレスセット：このサイクルに続くサイクル
が行なわれるロウアドレスを入力するサイクル。
読出し／リフレッシュ：メモリセルデータのセンス
アンプによる検知および増幅サイクル 書込み：シフトレジスタからのセンスアンプ系への
書込サイクル シリアル入力：シフトレジスタへの外部入力データ
のセット シリアル出力：シフトレジスタからのシリアルデー
タ出力 上述の動作ないしは、C0，C1，C2のデータの組合
わせにより、いずれか１つが選択される。これに続く４
ビット目以降のデータ入力は、各サイクルに応じて、以
下のようになる。
：ロウアドレスのシリアル入力のメモリセルアレイが
1Mビットで、ワード線が1024本（＝210本）である場合
は、これが10ビット必要となる。
，:1サイクルのみで、データ入力は関係がない。
：シフトレジスタへシリアルにデータ入力をセットす
るサイクル。必要なだけビット数が必要となる。たとえ
ば、メモリセルアレイの1Mビットでセンスアンプが1024
（＝210）個である場合、1024サイクルが必要となる。
：シリアルデータ出力が第１ビットから順番に行なわ
れる。１行分のデータを読出すには、と同様の場合、
1024サイクルが必要となる。
上述のないしの５種類のサイクルを組合わせて、
実際のメモリ動作を行なう。
上述の駆動方法をWSIの各ブロックに対して適用する
場合には、上述の説明と同様の方法により、ブロックア
ドレス信号を入力して、これによりブロック選択を行な
うことが必要となる。具体的には、上述のロウアドレス
入力サイクルと同様にして、各ブロックにブロックアド
レス信号をシリアルに入力し、各ブロックごとにこれを
シリアル／パラレル変換してブロックに相当するブロッ
クアドレスであるか否かを判定してブロック選択を行な
う。
このような場合は、ブロックごとに、ブロックアドレ
スのシリアル／パラレル変換系およびブロックアドレス
デコーダを必要とし、ブロックアドレスデコーダは、ブ
ロックにより異なる回路であるので、製造時にブロック
ごとにプログラム素子により、プログラムできるように
構成する必要があり、回路構成が複雑化し、面積が増大
してしまう。
［発明が解決しようとする問題点］ 第８図は従来のブロック選択の他の例を示す図であ
る。この第８図に示した例は、複数のブロック31…3n,4
1…4nが１本のアドレス線により相互にシリアルに接続
されていて、各ブロック31…3n,41…4nのそれぞれに対
応して、アドレス線にはアドレスラインヒューズ51…5
n,61…6nが接続されている。したがって、アドレス信号
はアドレス線を介して各ブロック31…3n,41…4nにシリ
アルに転送される。
テスト段階において、正常に動作する良品ブロック
と、動作しない不良品ブロックとを識別し、良品ブロッ
クに対応するアドレスラインヒューズを切断し、不良品
ブロックに対応するアドレスラインヒューズは切断する
ことなく、そのアドレスラインヒューズによってアドレ
ス信号が不良品ブロックに入力されないように短絡して
バイパスする。このようにすると、良品ブロックにのみ
アドレス信号が入力され、良品ブロックだけが順次シリ
アルに接続される。不良品ブロックについては、アドレ
ス信号が対応するアドレスラインヒューズによってバイ
パスされるので、アドレス信号が入力されない。
各ブロック内のアドレス信号の処理は、１ビットのシ
フトレジスタを基本とし、全体で良品ブロック数がｎで
あれば、アドレス線により結線されたｎビットのシフト
レジスタを構成できる。各ブロック内の１ビットのシフ
トレジスタは、たとえば“H"レベルの状態になると、そ
のブロックが“選択”状態になる。アドレス信号は、１
ビットの“H"レベル信号をアドレス入力に与えた後、こ
れを正常なブロック内の１ビットのシフトレジスタを動
作させながら、ブロックからブロックへと転送され、こ
れを所望のブロックまで転送して（所望ブロックがｉ番
目の場合は、１回のシフト動作を行なって）これを選択
状態にする。このような方式では、総ブロック数がｎ個
の場合は、最高ｎ回のシフト動作が必要となり、ブロッ
ク数が大きくなると、これに要する時間が大きくなると
いう問題点がある。
それゆえに、この発明の主たる目的は、回路面積の増
大を抑えかつ遅延時間の増大を防ぐことのできるような
機能ブロックのアドレスデコード装置を提供することで
ある。
［問題点を解決するための手段］ この発明はアドレス信号に基づいて、複数の機能ブロ
ックのうちのいずれかを選択するアドレスデコード装置
であって、選択信号を受ける１つの入力ポートと２つの
出力ポートとを含み、入力ポートに入力された選択信号
を後段に伝送するか否かをアドレス信号に応じて決定
し、非選択，選択を示す信号を出力ポートから出力する
ように構成したものである。
［作用］ この発明における機能ブロックのアドレスデコード装
置は、各ブロックへのアドレス線の分岐部でアドレスの
１桁分のデコードを行なうことにより、アドレス転送の
途中においてアドレスのデコードをすべて完了させる。
［発明の実施例］ 第１図はこの発明の一実施例の基本概念図であり、第
２図はメモリブロックを選択するために、この発明の一
実施例を適用した回路図である。
まず、第１図を参照して、この発明の一実施例の構成
について説明する。第１図に示すように、分岐部D00な
いしD37はそれぞれ選択信号が入力されると、アドレス
信号に基づいて選択信号を分岐する。より具体的に説明
すると、初段の分岐部D00には選択信号Ainが与えられ
る。分岐部A00は選択信号Ainが与えられると、複数ビッ
トのアドレス（A0，A1，A2，A3）のうちの第１ットA0に
係るデコードを行なう。デコードの結果は選択信号
B00，B01として出力される。たとえば、選択信号B00＝
“H"レベルとなり、選択信号B01＝“L"レベルとして現
われる。たとえば、選択側が“H"レベルであるとする
と、選択信号B01は“L"レベルであるため、この選択信
号B01が入力される側の以降のデコード系はすべて非選
択状態になる。選択信号B00は分岐部D10に与えられ、選
択信号B01は分岐部D11に与えられる。アドレス信号の第
２ビットA1が入力されると、分岐部D10，D11は第１ビッ
トA0のデコード結果との論理積などの形で選択信号
B10，B11，B12，B13として出力される。たとば、
（B10，B11，B12，B13）＝（0,1,0,0）のごとくであ
る。
さらに、ブロックアドレス信号の第３ビットA2が入力
されると、分岐部D20，D21，D22，D23が選択信号B10，B
11，B12，B13との論理積などの形で、選択信号B20，B21
…B27のうちいずれか１つが“選択”を示し、他の選択
信号はすべて“非選択”を示す。このようなデコードを
シリアルに多段にわたって行なえば、第１図に示した例
では、ブロックアドレスA0，A1，A2，A3の４ビットによ
る４段デコードにより、16個の最終出力S0，S1…S15の
うちの１つが“選択”を示し、他の選択信号はすべて、
“非選択”を示す。これによって、16個のブロックのう
ちの１つのブロックが選択されることになる。
上述の第１図に示したデコード装置をたとえば第２図
に示した各メモリブロックB0ないしB15に対応して配置
する。すなわち、分岐部D30をメモリブロックB0，B1に
対応させ、分岐部31をメモリブロックB2，B3に対応さ
せ、分岐部D32をメモリブロックB4，B5に対応させ、分
岐部D33をメモリブロックB6，B7に対応させる。さら
に、分岐部D34をメモリブロックB8，B9に対応させ、分
岐部D35をメモリブロックB10，B11に対応させ、分岐部D
36をメモリブロックB12，B13に対応させ、分岐部D37を
メモリブロックB14，B15にそれぞれ対応させる。
したがって、たとえば、分岐部D30から選択を示す最
終出力S0が出力されると、メモリブロックB0が選択され
る。以下、同様にして、最終出力S1…S15のいずれかが
“選択”を示していれば、メモリブロックB1ないしB15
のいずれかが選択される。このように分岐部D00ないしD
37を配置すると、アドレスの入力側から見て、すべての
メモリブロックB0ないしB15が同等な“深さ”で接続さ
れる。すなわち、すべてのメモリブロックB0ないしB15
が４段のデコード回路を介して選択され、また各分岐部
の間の配線長さは、メモリブロックB0ないしB15の寸法
がl1，l2とすれば、l1/2,12/4,l1/4,l2/8で完全に同等
となる。
したがって、各ブロックB0ないしB15で動作タイミン
グの差がなくなり、選択されるメモリブロックの位置に
よらず、全く同等の動作を行なうことが可能になる。こ
のように、メモリブロックの配置および配線の分岐を利
用してデコードを行なうことをTree Decode方式と称す
ることができる。このようなTree Decode方式によれ
ば、各ブロックごとに、ブロックアドレスデコーダを設
ける必要がなくかつブロック選択を行なうまでの回路段
数が小さいブロックデコード系を実現できる。
第３図は第１図および第２図に示した分岐部の具体的
な電気回路図である。次に、第３図を参照して、分岐部
Ｄの構成について説明する。選択信号Qi（０）またはQi
（１）は、第１図に示した分岐部D00であれば選択信号A
inに対応し、２段目の分岐部D10ないしD37では、選択信
号B00ないしD27に対応する。この選択信号はMOSトラン
ジスタ８のドレインに与えられ、MOSトランジスタ８の
ソースはノードN1に接続される。ノードN1には、インバ
ータ９の出力端とインバータ10の入力端が接続され、イ
ンバータ９の入力端とインバータ10の出力端はノードN2
に接続される。これらのインバータ9,10はラッチ回路を
構成する。
ノードN2にはMOSトランジスタ11,12のそれぞれのドレ
インが接続される。MOSトランジスタ12のソースはノー
ドN3に接続され、MOSトランジスタ11のソースはノードN
4に接続される。ノードN3にはインバータ13の出力端とN
ORゲート14の一方入力端が接続される。インバータ13の
入力端はNORゲート14の出力端に接続され、NORゲート14
の出力信号はQi-1（０）として導出される。
インバータ13はノードN3の電位を確定するためのもの
であり、NORゲート14とともにラッチ回路を構成する。
また、ノードN4はインバータ15の出力端が接続されると
ともに、NORゲート16の一方入力端が接続される。イン
バータ15の入力端はNORゲート16の出力端に接続され、
このNORゲート16の出力信号はQi-1（１）として導出さ
れる。インバータ15はノードN4の電位を確定するための
ものであり、NORゲート16とともにラッチ回路を構成す
る。
MOSトランジスタ８のゲートには、クロック発生器７
から入力取込信号C1が与えられ、MOSトランジスタ11の
ゲートにはクロックパルスφ1が与えられ、MOSトランジ
スタ12のゲートにはクロックパルスφ0が与えられる。
このクロック発生器７にはアドレス入力信号ADと制御信
号CLとが与えられる。さらにNORゲート14,16のそれぞれ
の他方入力端にはリセット信号が与えられる。なお、ク
ロック発生器７は第１図に示した例では、分岐部D00な
いしD37に対して共通的に１つだけ設けるようにしても
よく、あるいはそれぞれの分岐部D00ないしD37のそれぞ
れに個別的に設けるようにしてもよい。それぞれの分岐
部にクロック発生器７を設ければ配線は２本で済む。
第３図に示した分岐部の基本的な動作は、シフトレジ
スタ１ビットに相当し、これをシリアルに入力されるア
ドレス入力信号ADにより、シフトの有無をそれぞれ判別
し、初期セットされたデータ（たとえばAin＝“H"レベ
ル）を順次シフトしていき、これがすべてのアドレスビ
ットによりシフトされ、転送されたブロックのみが選択
状態になる。このとき、非選択ブロックには“H"レベル
の選択信号が与えられない。
第４図は第３図の動作を説明するための波形図であ
る。次に、第４図を参照して、第３図に示した分岐部の
動作について説明する。まず、一例として、第１図に示
した初段の分岐部D00の動作について考える。
選択信号Ainは第４図（ａ）に示すように、“H"レ
ベルに設定される。次に、第４図（ｂ）に示すリセット
信号が“H"レベルになると、NORゲート14,16はそれぞれ
の出力信号Qi-1（０）およびQi-1（１）を“L"レベルに
する。このとき、インバータ13,15は、それぞれNORゲー
ト14,16の出力を“H"レベルに反転してノードN3,N4に与
える。
次に、第４図（ｅ）に示すように、入力取込信号C1
が“H"レベルになると、MOSトランジスタ８がオンし、
入力された“H"レベル信号がノードN1に出力される。こ
のとき、他の分岐部D10ないしD37のそれぞれのノードN1
はすべて“L"レベルのままである。これは、選択信号Ai
nが“H"レベルでありかつリセット信号が“H"に設定さ
れたことに基づくものである。
次に、アドレス入力信号ADの第１ビットA0が“L"レ
ベルになると、クロック発生器７クロックパルスφ0を
“H"レベルに設定し、第１ビットA0が“H"レベルの場合
にはクロックパルスφ1を“H"レベルにする。ノードN1
における“H"レベル信号はインバータ10で反転されて
“L"レベルになっており、クロックパルスφ0が“H"レ
ベルになると、MOSトランジスタ12がONし、ノードN2に
出力された“L"レベル信号がノードN3に出力される。こ
のとき、リセット信号は“L"レベルになっているため、
NORゲート14は出力Qi+1（０）として“H"レベル信号を
出力する。このとき、クロックパルスφ1は“L"レベル
であり、“H"レベルのNORゲート16の出力はノードN4に
与えられているため、ノードN4は“H"レベルを保持して
いる。したがって、NORゲート16はQi-1（１）として
“L"レベル信号を出力する。
逆に、アドレス入力信号ADの第１ビットA0が“H"レベ
ルになると、クロックパルスφ1が“H"レベルになり、
上述の説明とは逆にして、ノードN4が“L"レベルとな
り、NORゲート16は出力Qi-1（１）として“H"レベル信
号を出力し、ノードN3が“H"レベルであるため、NORゲ
ート14は出力Qi+1（０）として“L"レベル信号を出力す
る。すなわち、アドレス入力信号ADの第１ビッチA0＝
“0",“1"のそれぞれに対応して、出力信号Qi+1（０）
（第１図におけるB00に対応する），出力信号Qi
-1（１）（第１図におけるB01に対応する）のいずれか
が“H"レベルとなる。これによって、アドレス入力信号
ADの第１ビットA0に対応して、デコードされた出力がB
00，B01として現われる。
次に、上述のの動作を行ない、さらに入力アドレ
ス信号ADの第２ビットA1についての動作を行なうこと
により、選択信号B10，B11，B12，B13のうちのいずれか
１つが“H"レベルになる。
さらに、アドレス入力信号ADの第３ビットA2，第４
ビットA3について、上述のの動作を行なうことによ
り、出力信号S0，S1…S15のうちの１つが“H"レベルに
なり、これによって対応するメモリブロックが選択さ
れ、活性化される。
上述のごとく、この発明の一実施例によるTree Decod
e方式によれば、ブロックごとに、ブロックアドレスデ
コーダを設ける必要がなくかつアドレス線の配線を増加
する必要もなく、全体の面積を減少できる。また、デコ
ードのための余分なタイミングも必要としない。
なお、上述の第２図に示した例では、16個のメモリブ
ロックのうちの１つを選択する場合について説明した
が、クロック数や最終的に選択されるブロック数に限定
されることなく、いずれの場合にも適用できる。また、
第２図に示した例では、各ブロックをメモリ素子で構成
したが、これに限ることなく、各ブロックをCPUによっ
て構成してもよい。この場合、選択されたCPUが演算機
能を実行することになる。
［発明の効果］ 以上のように、この発明によれば、ブロックアドレス
デコード系の合計の面積を減少し、さらにブロック選択
のための余分なタイミングや配線などを必要としないの
で、機能ブロックの高集積化および高速化を図ることが
できる。
【図面の簡単な説明】
第１図はこの発明の一実施例の概念を説明するための図
である。第２図はこの発明の一実施例が適用されたメモ
リブロックを示す図である。第３図はこの発明の一実施
例に含まれる分岐部の具体的な電気回路図である。第４
図は第３図の動作を説明するための波形図である。第５
図は従来のWSIの一例を示す概念図である。第６図は従
来のダイナミックMOSRAMの構成を示す概略ブロック図で
ある。第７図は第６図に示したダイナミックMOSRAMの動
作を説明するための波形図および各モードを説明するた
めの図である。第８図は従来のブロック選択の他の例を
説明するための図である。 図において、D00ないしD37は分岐部、Ain,B00ないしB27
は選択信号、S0ないしS15はデコード信号、B0ないしB15
はメモリブロック、７はクロック発生器、8,11,12はMOS
トランジスタ、9,10,13,15はインバータ、14,16はNORゲ
ートを示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１ Ｈ０１Ｌ 21/82 Ｒ Ｈ０３Ｍ 7/22 27/04 Ｆ

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】シリアルに入力されるブロック選択アドレ
    ス信号に基づいて、複数の機能ブロックのうちのいずれ
    かを選択するアドレスデコード装置であって、 選択信号を受ける１つの入力部と２つの出力部とを含
    み、前記入力部に入力された選択信号を後段に伝達する
    か否かを前記アドレス信号に応じて決定し、非選択，選
    択を示す信号を前記出力部から出力するデコード手段を
    備えた、機能ブロックのアドレスデコード装置。
  2. 【請求項２】前記複数の機能ブロックはメモリセルを含
    み、さらに 前記デコード手段によって選択されたメモリセルをアク
    セスする手段を含む、特許請求の範囲第１項記載の機能
    ブロックのアドレスデコード装置。
  3. 【請求項３】前記機能ブロックは、縦方向および横方向
    に同じ数であってかつ2n個配置され、 前記デコード手段は、各段がその結果によりデコードさ
    れる２つのブロック群の中心位置に配置される、特許請
    求の範囲第１項記載の機能ブロックのアドレスデコード
    装置。
  4. 【請求項４】シリアルに入力されるブロック選択アドレ
    ス信号に基づいて、複数の機能ブロックのうちのいずれ
    かを選択するアドレスデコード装置であって、 選択信号を受ける１つの入力部と２つの出力部とそれぞ
    れがシリアルに接続された複数の分岐部とを含み、前記
    入力部に入力された選択信号を後段に伝達するか否かを
    前記アドレス信号に応じて決定し、非選択，選択を示す
    信号を前記出力部から出力するデコード手段を備え、 前記分岐部は、前記選択信号を受ける第１の入力部と、
    前記第１の入力部に入力された選択信号に基づいて、選
    択あるいは非選択状態を指示する信号を出力する第１の
    出力部と、前記第１の入力部に入力された信号に基づい
    て、前記第１の出力と反転の、非選択あるいは選択状態
    を指示する信号を出力する第２の出力部とを備えた、機
    能ブロックのアドレスデコード装置。
  5. 【請求項５】前記アドレス信号は複数ビットからなり、
    前記分岐部のうちの初段の分岐部にシリアルに入力され
    る、特許請求の範囲第４項記載の機能ブロックのアドレ
    スデコード装置。
  6. 【請求項６】前記デコード手段は、前記アドレス信号に
    基づいて、前記選択信号を取込むための第１の取込信号
    と、該アドレス信号の内容に応じて極性の異なる第１お
    よび第２のクロック信号を発生するクロック信号発生手
    段を含み、 前記第１の入力部は、前記クロック信号発生手段から発
    生された第１の取込信号に基づいて前記選択信号をラッ
    チする第１のラッチ手段を含み、 前記第１の出力部は、 前記クロック信号発生手段から発生された第１のクロッ
    ク信号に応じて導通し、前記第１のラッチ手段の出力を
    導出する第１のスイッチング素子と、 直前の信号をラッチし、前記第１のスイッチング素子が
    導通したことに応じて、前記直前の信号に代えて前記第
    １のラッチ手段の出力を導出する第２のラッチ手段とを
    含み、 前記第２の出力部は、 前記クロック信号発生手段から発生された第２のクロッ
    ク信号に応じて導通し、前記第１のラッチ手段の出力を
    導出する第２のスイッチング素子と、 直前の信号をラッチし、前記第２のスイッチング素子が
    導通したことに応じて、前記直前の信号に代えて前記第
    １のラッチ手段の出力を導出する第３のラッチ手段とを
    含む、特許請求の範囲第４項記載の機能ブロックのアド
    レスデコード装置。
  7. 【請求項７】前記分岐部のうちの２段目ないし最終段の
    各分岐部はそれぞれ、 前記初段の分岐部の第１または第２の出力部から出力さ
    れた信号を受ける第２の入力部と、 前記第２の入力部で受けた信号に基づいて、前記アドレ
    ス信号に応じて前記機能ブロックの選択を示す信号を出
    力する第３の出力部と、 前記第２の入力部で受けた信号に基づいて、前記アドレ
    ス信号に応じて前記機能ブロックを選択しないことを示
    す信号を出力する第４の出力部とを含む、特許請求の範
    囲第４項記載の機能ブロックのアドレスデコード装置。
  8. 【請求項８】前記デコード手段は、前記アドレス信号に
    基づいて、前記初段の分岐部の第１または第２の出力部
    から出力された信号を取込むための第２の取込信号と、
    該アドレス信号の内容に応じて極性の異なる第３および
    第４のクロック信号を発生する第２のクロック信号発生
    手段を含み、 前記第２の入力部は、前記第２のクロック信号発生手段
    から発生された第２の取込信号に基づいて、前記初段の
    分岐部の前記第１または第２の出力部から出力された信
    号をラッチする第４のラッチ手段を含み、 前記第３の出力部は、 前記第２のクロック信号発生手段から発生された第３の
    クロック信号に応じて導通し、前記第４のラッチ手段の
    出力を導出する第３のスイッチング素子と、 直前の信号をラッチし、前記第３のスイッチング素子が
    導通したことに応じて、前記直前の信号に代えて前記第
    ４のラッチ手段の出力を導出する第５のラッチ手段とを
    含み、 前記第２の出力部は、 前記第２のクロック信号発生手段から発生された第４の
    クロック信号に応じて導通し、前記第４のラッチ手段の
    出力を導出する第４のスイッチング素子と、 直前の信号をラッチし、前記第４のスイッチング素子が
    導通したことに応じて、前記直前の信号に代えて前記第
    ３のラッチ手段の出力を導出する第６のラッチ手段とを
    含む、特許請求の範囲第７項記載の機能ブロックのアド
    レスデコード装置。
  9. 【請求項９】シリアルに入力されるブロック選択アドレ
    ス信号に基づいて複数の機能ブロックのうちのいずれか
    を選択する機能ブロックのアドレスデコード装置であっ
    て、 各段がその結果によりデコードされる２つのブロック群
    の間であって、該２つのブロック群の間の中心の位置に
    配置されるデコード手段を含む、機能ブロックのアドレ
    スデコード装置。
  10. 【請求項１０】前記ブロック選択アドレス信号の伝達線
    は、前記機能ブロック間に配設され、 前記デコード手段が配置される各節点間の接続配線は各
    節点間が最短距離で接続されて配置される、特許請求の
    範囲第９項記載の機能ブロックのアドレスデコード装
    置。
  11. 【請求項１１】前記デコード手段は、基本クロック信号
    に従って動作し、該基本クロック信号の１サイクルごと
    に、該デコード手段が配置されている各節点間を１クロ
    ックサイクルごとに１つずつアドレス信号の伝達を進め
    ていくように動作することを特徴とする、特許請求の範
    囲第９項記載の機能ブロックのアドレスデコード装置。
  12. 【請求項１２】シリアルに入力されるブロック選択アド
    レス信号に基づいて、複数の機能ブロックのうちのいず
    れかを選択する機能ブロックのアドレスデコード装置で
    あって、 基本クロック信号に従って動作するデコード手段を含
    み、 前記デコード手段は、前記基本クロック信号の１クロッ
    クサイクルごとに該デコード手段が配置される各節点間
    を１クロックサイクルごとに１つずつアドレス信号の伝
    達を進めていくように動作し、１組のアドレスが入力さ
    れた後、そのアドレスのデコードを終了する以前に、次
    の１組のアドレスが入力されることを特徴とする、機能
    ブロックのアドレスデコード装置。
  13. 【請求項１３】前記デコード手段は、１組のアドレスの
    ブロック選択アドレス信号の入力を終了した後のサイク
    ルで、次の１組のブロック選択アドレス信号の入力を開
    始することを特徴とする、特許請求の範囲第12項記載の
    機能ブロックのアドレスデコード装置。
  14. 【請求項１４】シリアルに入力される信号を、複数の機
    能ブロックのうちのいずれかを選択して伝達するための
    信号伝達装置であって、 それぞれの出力が前記複数の機能ブロックの選択動作に
    対応する複数の信号伝達手段を含み、 前記各信号伝達手段は、対応する信号を受ける入力部
    と、該信号に応じて対応する機能ブロック群に該信号を
    伝達する出力部とを含み、 前記入力部に入力された信号により、他の機能ブロック
    群に対応する信号伝達手段に伝達するか否かにより当該
    対応する機能ブロック群の非選択，選択を示す信号を前
    記出力部から出力することを特徴とする、機能ブロック
    のアドレスデコード装置。
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