JPS6120348A - Lsi集合体 - Google Patents
Lsi集合体Info
- Publication number
- JPS6120348A JPS6120348A JP14114884A JP14114884A JPS6120348A JP S6120348 A JPS6120348 A JP S6120348A JP 14114884 A JP14114884 A JP 14114884A JP 14114884 A JP14114884 A JP 14114884A JP S6120348 A JPS6120348 A JP S6120348A
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- JP
- Japan
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- block
- lsi
- blocks
- defective
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- Pending
Links
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- 230000015654 memory Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、大規模LSI、特にウエノ・スケールインテ
グレーション(以下、WSIと略す)の不良部分の補償
方法に係り、特に、不良ブロックをウェハ内の他の正常
なブロックから切り離すのに好適な、ブロック分離方法
に関する。
グレーション(以下、WSIと略す)の不良部分の補償
方法に係り、特に、不良ブロックをウェハ内の他の正常
なブロックから切り離すのに好適な、ブロック分離方法
に関する。
LSI集合体(以下WSIと称す)il−1,、同一ウ
ェハ又は同一チップ上にメモリ、プロセッサ等のLSI
チップ相当のLSIブロック(以下単にブロックと称す
)を多数個配置し、それらを内部バスで接続し、ウェハ
又はチップ上に1つのシステムを構築するものである。
ェハ又は同一チップ上にメモリ、プロセッサ等のLSI
チップ相当のLSIブロック(以下単にブロックと称す
)を多数個配置し、それらを内部バスで接続し、ウェハ
又はチップ上に1つのシステムを構築するものである。
このWSIでは、各ブロックを複数個作成し、不良ブロ
ックが発生した場合には、それを切り離して、正常なブ
ロックに換える必要がある。1983年のIEEE C
USTOMINTEGRATEJ)CUIRCu i
t C0NF”ERENCEで発表された” A S
ingle Wafer 16−Point16−MH
z FFT Processor ” テは、不良
フ。
ックが発生した場合には、それを切り離して、正常なブ
ロックに換える必要がある。1983年のIEEE C
USTOMINTEGRATEJ)CUIRCu i
t C0NF”ERENCEで発表された” A S
ingle Wafer 16−Point16−MH
z FFT Processor ” テは、不良
フ。
ツクの配線をレーザ等で切断する方法が、示されている
が、切断片がウェハ面を傷つける等の問題がある。
が、切断片がウェハ面を傷つける等の問題がある。
本発明の目的は、WSIK於て不良ブロックを切り離す
手段として、配線の切断と言った物理的手段ではなく、
ゲートなどKよる論理的な分離手段を提供することにあ
る。
手段として、配線の切断と言った物理的手段ではなく、
ゲートなどKよる論理的な分離手段を提供することにあ
る。
本発明の他の目的は、ブロックが不良かどうかの情報を
EPROM (書き換え可能なROM)K格納しておき
、これにより、ブロックの分離を行う手段を提供するこ
とにある。
EPROM (書き換え可能なROM)K格納しておき
、これにより、ブロックの分離を行う手段を提供するこ
とにある。
ディジタル回路では、回路を分離する時に、スリーステ
ート・ゲートなどで、Ω路を!気的に分離する方法が良
く用いられる。WSIでは、ウェハ又はチップ内罠複数
のブロックがあり、それらは、内部バスに接続されてい
る。従って各ブロックの入出力にゲートを設け、不良ブ
ロックのゲートを閉じることにより、不良ブロックの分
離を行うことができる。また、ブロックの良/不良を8
280Mに格納し、これによりゲートを制御すれば、不
良ブロックが発生した時に、適時不良ブロックの分離を
行うことができる。
ート・ゲートなどで、Ω路を!気的に分離する方法が良
く用いられる。WSIでは、ウェハ又はチップ内罠複数
のブロックがあり、それらは、内部バスに接続されてい
る。従って各ブロックの入出力にゲートを設け、不良ブ
ロックのゲートを閉じることにより、不良ブロックの分
離を行うことができる。また、ブロックの良/不良を8
280Mに格納し、これによりゲートを制御すれば、不
良ブロックが発生した時に、適時不良ブロックの分離を
行うことができる。
以下、本発明の一実施例を第1図、第2図を用いて説明
する。
する。
第2図は、WSIの全体構成を示したものである。1は
、WSIを形成するシリコンウェハであり%2J(J=
1〜n)は、ゲート・メモリ等から成るブロックであり
、1ブロツクは1千〜1万ゲ一ト程度の規模を持つ。3
−1.3−jは、ブロック間の配線である。4は、各ブ
ロックが正常か不良かを記憶する書き換え可能なEPR
OMである。5は、8280Mと各ブロック間の配線で
あり、各ブロックの入出力ゲートの制御信号を送る。
、WSIを形成するシリコンウェハであり%2J(J=
1〜n)は、ゲート・メモリ等から成るブロックであり
、1ブロツクは1千〜1万ゲ一ト程度の規模を持つ。3
−1.3−jは、ブロック間の配線である。4は、各ブ
ロックが正常か不良かを記憶する書き換え可能なEPR
OMである。5は、8280Mと各ブロック間の配線で
あり、各ブロックの入出力ゲートの制御信号を送る。
本発明は、各ブロックとEPROMの間に適用される。
第1図は、第2図の一部分を更に詳しく示したものであ
る。2−i、 2−j、 2−に、 2−を社、ブロッ
クであり、5−i、5−には、出力ゲートであり、6−
j、 6−tは入力ゲートである。
る。2−i、 2−j、 2−に、 2−を社、ブロッ
クであり、5−i、5−には、出力ゲートであり、6−
j、 6−tは入力ゲートである。
7=、r−j、 7−に、 7−tは、各ブロックの論
理部分である。
理部分である。
一般にWSIでは、不良ブロックの発生に備えて、同一
のブロックを複数個作成する。第2図では、2−iと2
−に1また2−jと2−1がそれぞれ同一機能のブロッ
クである。
のブロックを複数個作成する。第2図では、2−iと2
−に1また2−jと2−1がそれぞれ同一機能のブロッ
クである。
次に本実施例の動作を説明する。EPROM 4は、例
えば、正常ならば、対応するピットが“θ″、不良なら
ば′1”と言う様な各ブロックの情報を有しており、そ
の情報は、信号線8を通して、各ブロックの入出力ゲー
トに送られる。従って、ブロック2−iが不良ならば、
出力ゲート5−1が、OFFとなり2−iは、内部バス
3より電気的に分離される。そして、代りIc 2−
iと同一のブロック2−にのゲート5−kがOnとなり
、2−iに代って動作し、WSI全体は、正常に動作す
る。
えば、正常ならば、対応するピットが“θ″、不良なら
ば′1”と言う様な各ブロックの情報を有しており、そ
の情報は、信号線8を通して、各ブロックの入出力ゲー
トに送られる。従って、ブロック2−iが不良ならば、
出力ゲート5−1が、OFFとなり2−iは、内部バス
3より電気的に分離される。そして、代りIc 2−
iと同一のブロック2−にのゲート5−kがOnとなり
、2−iに代って動作し、WSI全体は、正常に動作す
る。
また、4がEPROMであるために、WS■稼動中に、
不良ブロックが生じてもEPROM4を書き換えること
Kより、WSIの再構成が可能となる。
不良ブロックが生じてもEPROM4を書き換えること
Kより、WSIの再構成が可能となる。
本発明によれば、各ブロックの入出力に1人出力ゲート
を設け、これらを制御するEPROMをWSI内に作成
するだけの少ないノ1−ドウエアの増加で、容易に不良
ブロックの分離が出来る。また、8280Mを書き換え
ることにより、簡単にWSI内のブロックの再構成が行
えるため、予備のブロックが無くなるまで、1つのWS
Iを活用できるため、信頼性、経済性の高いWSIが可
能である。
を設け、これらを制御するEPROMをWSI内に作成
するだけの少ないノ1−ドウエアの増加で、容易に不良
ブロックの分離が出来る。また、8280Mを書き換え
ることにより、簡単にWSI内のブロックの再構成が行
えるため、予備のブロックが無くなるまで、1つのWS
Iを活用できるため、信頼性、経済性の高いWSIが可
能である。
第1図は、WSI内の一部分の構成を示した図、第2図
は、WSIの全体構成図である。 2・・・ブロック、3・・・ブロック間配線(内部バス
)、4・・・EPROM、5・・・出力ゲート、6・・
・入力ゲート、7・・・ブロック内の主要論理、8・・
・入出力ゲートの制御信号。 蔓 2 口 9.iQ−
は、WSIの全体構成図である。 2・・・ブロック、3・・・ブロック間配線(内部バス
)、4・・・EPROM、5・・・出力ゲート、6・・
・入力ゲート、7・・・ブロック内の主要論理、8・・
・入出力ゲートの制御信号。 蔓 2 口 9.iQ−
Claims (1)
- 【特許請求の範囲】 1、複数のゲート、メモリ等から構成されるひとつの連
続した複数個のLSIブロックと各LSIブロック間を
接続する内部バスより成るLSI集合体に於て、LSI
ブロックから内部バスへの入出力部分に、LSIブロッ
クの信号を内部バスに出力するか否かを制御するゲート
を付加したことを特徴とするLSI集合体。 2、特許請求の範囲第1項に於て、LSIブロックの入
出力部分に付加された制御ゲートを制御するために、各
LSIブロックが正常か不良かの情報を保持する書き換
え可能なROMを備え、該ROMの出力によつて制御ゲ
ートを制御することを特徴とするLSI集合体。 3、特許請求の範囲第2項に於て、該ROMは、書き込
み可能なPROMとしたことを特徴とするLSI集合体
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14114884A JPS6120348A (ja) | 1984-07-06 | 1984-07-06 | Lsi集合体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14114884A JPS6120348A (ja) | 1984-07-06 | 1984-07-06 | Lsi集合体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6120348A true JPS6120348A (ja) | 1986-01-29 |
Family
ID=15285263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14114884A Pending JPS6120348A (ja) | 1984-07-06 | 1984-07-06 | Lsi集合体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6120348A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63207167A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | 半導体集積回路 |
JPS63312656A (ja) * | 1987-06-16 | 1988-12-21 | Mitsubishi Electric Corp | 機能ブロックのアドレスデコ−ド装置 |
JPH04500137A (ja) * | 1988-08-16 | 1992-01-09 | シーメンス、アクチエンゲゼルシヤフト | 離散的wsiシステムに対するチツプ上の中間ドライバー |
WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
US6985396B2 (en) | 2002-07-16 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
JP2007506267A (ja) * | 2003-09-15 | 2007-03-15 | エヌヴィディア コーポレイション | 半導体機能回路のテストおよび構成のためのシステムおよび方法 |
-
1984
- 1984-07-06 JP JP14114884A patent/JPS6120348A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63207167A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | 半導体集積回路 |
JPS63312656A (ja) * | 1987-06-16 | 1988-12-21 | Mitsubishi Electric Corp | 機能ブロックのアドレスデコ−ド装置 |
JPH04500137A (ja) * | 1988-08-16 | 1992-01-09 | シーメンス、アクチエンゲゼルシヤフト | 離散的wsiシステムに対するチツプ上の中間ドライバー |
WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
US7711012B2 (en) | 2001-02-16 | 2010-05-04 | Sharp Kabushiki Kaisha | Semiconductor device |
US6985396B2 (en) | 2002-07-16 | 2006-01-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
JP2007506267A (ja) * | 2003-09-15 | 2007-03-15 | エヌヴィディア コーポレイション | 半導体機能回路のテストおよび構成のためのシステムおよび方法 |
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