JPH06295958A - 回路モジュール冗長性アーキテクチャ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 欠陥性モジュール及び欠陥性相互接続／電力
セグメントの両方を電気的に排除し且つ動作可能なモジ
ュール及び相互接続／電力セグメントを取込むために、
半導体ウエハ１２上の多数の別々のメモリ（又はその他
の回路）モジュールを相互接続することにより中程度の
ダイ寸法の集積回路に対して最適化されたウエハスケー
ル集積化を与えるシステム及び方法が提供する。 【構成】 一組の随意的な接続が、別々のモジュール
Ｍ，Ｔ及び相互接続／電力セグメントＩの各々と関連し
ており、これらをテストした後に、この様な接続を形成
する（又は破壊する）。動作可能な電源セグメントＩを
結合してより電源回路網をセットアップする。動作可能
な相互セグメントを結合することにより双方向バスがセ
ットアップされ、各動作可能なモジュールを接続させ
る。各モジュールは、随意的接続を使用して識別コード
が割当てる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、全ウエハ上に全てが集
積化された複数個の半導体回路モジュールを有するウエ
ハスケール集積半導体装置及びウエハの製造に関するも
のであって、更に詳細には、高性能でウエハスケール集
積回路を経済的に実現することを可能としたアーキテク
チャ及び方法に関するものである。

【０００２】更に詳細には、本発明は、（１）新規なコ
ンフィギャラブル（形態特定可能）相互接続アーキテク
チャと、（２）新規な高速並列ウエハ上バスシステム
と、（３）簡単なプローブを使用してテスト及びコンフ
ィギュレーション（形態特定）を可能とする独特のレイ
アウトと、（４）各回路モジュールに対し独特のアドレ
スを確立する特別のコーディング方法と、（５）新規な
電源スイッチと、（６）ウエハ全体又はウエハ一部回路
を構成する独特のアルゴリズムとを具備するウエハスケ
ール集積システム技術に関するものである。

【０００３】

【従来の技術】集積回路の製造において、例えばメモリ
セルなどのような複数個の同一の回路をウエハ上に同時
的に製造する。次いで、該ウエハをスクライブラインに
沿って複数個のダイ又はチップに分割しそれらを別々に
テストし且つパッケージ化させる。典型的に、与えられ
たウエハからの歩留りは１００％未満である。なぜなら
ば、これらのチップのうちの多くのものが廃棄されるか
らである。スクライブライン及びボンディングパッド用
にかなりの面積が必要とされるので、ウエハ表面積は経
済的に使用されていない。個別的なチップのパッケージ
ングに関連するコストは、終端製品の全コストのかなり
の部分を占めており、且つパッケージ化したチップの
「フットプリント」はチップ自身よりもかなり大きなも
のである。更に、集積化のレベルが増加すると、更に大
型のチップを製造することは、同一の欠陥密度である場
合には、より低い歩留りとなる。従来技術において、物
理的にチップを分離することなしに、動作不能な回路を
バイパスしながらウエハ上の有用な即ち動作可能な回路
を使用するために多くの試みがなされている。例えば、
Ｎ． ＭａｃＤｏｎａｌｄ ｅｔ ａｌ．著「２００Ｍ
ｂウエハメモリ（２００Ｍｂ Ｗａｆｅｒ Ｍｅｍｏｒ
ｙ）」、ＩＥＥＥ １９８９ ＩＳＳＣＣテクニカル・
ダイジェスト、ｐｐ．２４０−２４１の文献、Ｐ．Ｊ．
Ｃａｖｉｌｌｅｔ ａｌ．著「ウエハスケール集積化
（Ｗａｆｅｒ−ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏ
ｎ）」、マイクロエレクトロニクス・マニファクチャリ
ング・テクノロジー、ｐｐ．５５−５９、１９９１年５
月、米国特許第４，００７，４５２号、発明者Ｍ．Ｅ．
Ｈｏｆｆ， Ｊｒ．、発明の名称「ウエハスケール集
積化システム（Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｉｏｎ Ｓｙｓｔｅｍ）」、米国特許第４，０３
８，６４８号，発明者Ｇ．Ｄ． Ｃｈｅｓｌｅｙ、発明
の名称「ウエハスケール集積化を達成するための自己形
態特定可能回路構成体（Ｓｅｌｆ−Ｃｏｎｆｉｇｕｒａ
ｂｌｅ Ｃｉｒｃｕｉｔ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ
Ａｃｈｉｅｖｉｎｇ Ｗａｆｅｒ Ｓｃａｌｅ Ｉｎ
ｔｅｇｒａｔｉｏｎ）」などの文献を参照するとよい。
真実のウエハスケール集積化の高回路密度及び高速性能
を近似することの可能な別のマルチチップモジュールア
プローチも公知である。例えば、米国特許第４，８６
６，５０１号、発明の名称「ウエハスケール集積化（Ｗ
ａｆｅｒ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）」、
米国特許第４，８８４，１２２号及び第４，９３７，２
０３号、発明の名称「着脱可能なオーバーレイ層を使用
した集積回路チップ及び電子回路をテストするための方
法及び形態（Ｍｅｔｈｏｄ ａｎｄ Ｃｏｎｆｉｇｕｒ
ａｔｉｏｎ ｆｏｒ Ｔｅｓｔｉｎｇ Ｅｌｅｃｔｒｏ
ｎｉｃ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃｉｒｃｕｉｔ Ｃｈｉｐｓ Ｕｓｉｎｇ ａ
ＲｅｍｏｖａｂｌｅＯｖｅｒｌａｙ Ｌａｙｅｒ）」、
米国特許第４，９０７，０６２号、発明の名称「集積回
路チップを具備する相互接続型マルチチップから構成さ
れた半導体ウエハスケール集積化装置（Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｗａｆｅｒ−Ｓｃａｌｅ Ｉｎｔｅｇｒ
ａｔｅｄ Ｄｅｖｉｃｅ Ｃｏｍｔｐｓｅｄ ｏｆ Ｉ
ｎｔｅｒｃｏｎｎｅｃｔｅｄ Ｍｕｌｔｉｐｌｅ Ｃｈ
ｉｐｓ Ｅａｃｈ Ｈａｖｉｎｇ ａｎ Ｉｎｔｅｇｒ
ａｔｉｏｎ Ｃｉｒｃｕｉｔ Ｃｈｉｐ）」などの文献
を参照するとよい。しかしながら、これらのアプローチ
は、歩留り及びコストの問題に対処するものではなく且
つ非常に高価なものである。

【０００４】一般的に、一つ又はそれ以上の随意的な接
続を使用することにより、ウエハ上の動作可能な回路又
は装置は動作不能の装置から電気的に分離される。これ
らの随意的な接続は、マスク、ヒューズ又は可溶性リン
クを使用して形成することが可能である。例えば、この
点に関して、米国特許第３，８３５，５３０号及び第
３，８１０，３０１号を参照するとよい。相対的接続方
法と共に動作可能なモジュールをアドレスし且つ動作さ
せるために特別直列識別バス及び回路が開発されてい
る。このアプローチは、ほとんどのその他の従来のアプ
ローチと同じく、バスそれ自身及びそれと関連するイン
クリメントされた回路は欠陥を有しないものであると仮
定している。しかしながら、実際には、バスがウエハ全
体を介して延在する場合、ウエハ全体を使いものとなら
なくさせるような少なくとも一つの欠陥が存在するかな
りの蓋然性が存在している。同様に、開放回路又は短絡
回路の何れかの形態でのパワー分布バスにおける欠陥
は、ウエハ全体を使いものとならなくさせるか又はその
かなりの部分を使いものとならないものとさせる。例え
ば、Ｈ． Ｓｔｏｐｐｅｒ著「ウエハスケール集積化
（Ｗａｆｅｒ−ＳｃａｌｅＩｎｔｅｇｒａｔｉｏ
ｎ）」、ｐｐ．３５４−３６４、エレクトロニック・マ
テリアル・ハンドブック、ＡＳＭ１９８９の文献を参照
するとよい。欠陥及びそれがバスに与える影響を最小と
させるために、一つの最近のアプローチ（上述したＭａ
ｃＤｏｎａｌｄの文献）では、バス内のワイヤ数を最小
とさせることに依存しており且つウエハを介して螺旋状
の直列的な態様でバスの経路付けを行なっている。これ
は、欠陥の影響をバス自身に閉込める利点を有してい
る。しかしながら、その直列的な性質は、著しく性能を
制限している。なぜならば、何れかのモジュールからの
データも外側へ到達するためにはその螺旋状の経路を介
して伝搬せねばならないからである。

【０００５】

【課題を解決するための手段】本発明によれば、複数個
の回路モジュールがウエハ上に形成されており、複数個
のブロックにグループ化され且つ矩形状の格子形態に配
列されている。冗長性が内蔵されており信号線と電力線
とを具備する相互接続回路網が各ブロックを取囲んでい
る。相互接続回路網の各セグメント及び各モジュールの
両方をテストし、次いで該相互接続回路網の欠陥のない
セグメントは、可溶性リンクにより使用可能な回路モジ
ュールへ一体的に接続される。

【０００６】従って、本発明は、以下の如き特徴を有す
るウエハスケール集積化装置を提供している。

【０００７】（１）非常に高い歩留りで高速の並列バス
アーキテクチャをサポートする高度に冗長性を有しコン
フィギャラブル（形態特定可能）でありセグメント化さ
れた相互接続回路網を提供している。

【０００８】（２）電源線の欠陥に起因する歩留り損失
を最小としたコンフィギャラブル即ち形態特定可能であ
りセグメント化された電源回路網を提供している。

【０００９】（３）低電力散逸で欠陥性モジュールを分
離させる回路モジュール内に存在する特別電源スイッチ
回路を提供している。

【００１０】（４）特別のトランシーバ及びリピータ回
路を具備する高速並列バスアーキテクチャを提供してい
る。

【００１１】（５）回路モジュールに対し独特のアドレ
スを確立する特別コーディングシーケンスを提供してい
る。

【００１２】（６）簡単なプローブ（探査）動作及びコ
ンフィギュレーション（形態特定）を可能とする特別レ
イアウト構成を提供している。

【００１３】（７）ウエハ全体又はウエハ一部の何れか
で形態を特定することの可能な特別コンフィギュレーシ
ョン（形態特定）アルゴリズムを提供している。

【００１４】これらの特徴の組合わせにより、一つ又は
それ以上のタイプの回路モジュールを有する全体的又は
部分的なモノリシックウエハの何れかで高性能、低パワ
ー、高集積度の半導体装置を経済的に実現することを可
能としている。

【００１５】本発明の一実施例においては、セグメント
化した相互接続及びパワー分布回路網を有しており、そ
れは、高度に欠陥許容性があり、且つコンフィギュレー
ション即ち形態が特定されると、ウエハ又はその一部の
上の全ての動作可能な回路モジュールへ接続する高速並
列バスシステムを確立する。各回路モジュールは、メモ
リ回路（ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュＥＰＲＯＭ又はその他のタイプのメモ
リ）、論理回路（マイクロプロセサ、マイクロコントロ
ーラ、浮動点プロセサ、ＤＳＰプロセサ又はその他のコ
プロセサ、プログラムロジック、フィールドプログラマ
ブルゲートアレイ、グルーロジック又はその他のタイプ
のロジック）又はメモリ及び論理回路の結合とさせるこ
とが可能である。

【００１６】ウエハスケール又は部分的ウエハ又は大型
ダイ寸法集積回路の場合、上述した如き欠陥管理乃至は
冗長性回路は、妥当な且つ高い歩留り及び低コストを確
保する上でより重要なパラメータのうちの一つである。
上述した技術は、従来の冗長回路の制限を解消する効率
的な欠陥管理を有する非常に大型のチップに対する冗長
アーキテクチャ及び技術を提供している。

【００１７】本冗長アーキテクチャの一実施例は、特
に、中型のダイ寸法の集積回路（チップ寸法が２−３平
方インチ以下のもの）に対して特に好適である。この実
施例においては、チップが一つ又はそれ以上の回路ブロ
ックを有しており、各回路ブロックは複数個の回路モジ
ュールを有している。少なくとも一つの冗長回路モジュ
ールが回路ブロックのうちの一つに設けられており、そ
れは該回路ブロック内の一つにおける別の回路モジュー
ルと置換するために使用することが可能である。該冗長
回路モジュール及び該回路モジュールは、冗長回路モジ
ュールと置換させることが可能であり、各冗長回路モジ
ュールは、識別回路を有しており、その際に、これらの
回路モジュールのうちの各々がそれらの独特の識別コー
ド（それはアドレスの一部である）をこれらの回路モジ
ュールの各々へ送給されるアドレス信号とマッチングさ
せることにより選択することが可能である。

【００１８】このメモリマップ型アドレス動作方法は、
効率的な回路モジュールの置換を可能とすることのない
従来の完全デコード型メモリ構成とは異なっており、且
つ面積及び性能上の犠牲を発生させる別個の直列識別バ
ス（米国特許第４，００７，４５２号に代表される）を
使用する従来の方法とも異なっている。本冗長回路モジ
ュールは、ヒューズ、アンチヒューズ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ、フラッシュＥＰＲＯＭセル又はその他のプ
ログラム可能なスイッチを使用して実現することの可能
なプログラマブル即ち書込み可能な識別コードを有して
いる。該冗長回路モジュールにより置換させることの可
能な回路モジュールは、プリセットするか、デコードさ
れるか、又はプログラム可能な識別コードを有してお
り、それらは、更に、特定の回路モジュールが欠陥性で
あり且つ置換されるべき場合に活性化させることの可能
なディスエーブル（脱勢化）スイッチを有している。該
ディスエーブルスイッチは、ヒューズ、アンチヒュー
ズ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭ
セル又はその他のプログラム可能なスイッチを使用して
実現することが可能である。該冗長回路モジュール及び
これらのその他の回路モジュールは、より規則的な構成
に対して同一のものとさせることが可能である。又、従
来の方法又は高速バスの何れかを使用してアドレス、デ
ータ及び制御信号を分布させることが可能である。この
実施例は、典型的にチップ面積の約５０％に過ぎないメ
モリアレイ面積内の欠陥に対する冗長性置換能力を提供
するに過ぎない従来の冗長性アーキテクチャと比較し
て、著しく改善されたチップ歩留りを与えるために効率
的な回路モジュールレベルの置換冗長性を与えることを
可能としている。

【００１９】

【実施例】図１は、各々が「Ｍ」として示された複数個
の回路チップモジュール１６−１、１６−２、．．．、
１６−ｉ、．．．、１６−ｋ及び各々が「Ｔ」として示
されたトランシーバ／リピータモジュール１８−１、１
８−２、．．．、１８−ｉ、．．．、１８−ｌをその表
面上に形成した半導体ウエハ１２を示した概略平面図で
ある。モジュール１６−１、１６−２、．．．、１６−
ｋ及び１８−１、．．．、１８−ｌの周りに相互接続回
路網２２が設けられており、それは電源及び信号バス
（不図示）を有している。各回路チップモジュール１６
−ｉは、各々が「Ｉ」として示されており且つ相互接続
回路網２２へ接続させることの可能な関連したモジュー
ル／バスインターフェースセクション２４−１、２４−
２、．．．、２４−ｉ、．．．、２４−ｎを有してい
る。インターフェースセクション２４−ｉは、更に、電
源スイッチ回路を有することが可能である。トランシー
バ／リピータモジュール１８−ｉ（Ｍとして示してあ
る）は、並列バスアーキテクチャの一部である回路を有
している。図１においては各々が同一であり且つ同じ寸
法のものとして示されているが、「Ｍ」として示された
回路チップモジュール１６−ｉは、異なる寸法の一つ又
はそれ以上のタイプのモジュール（例えば、ＤＲＡＭモ
ジュール、ＳＲＡＭモジュール、ＭＰＲモジュール、又
はロジックモジュール）を有することが可能である。

【００２０】図１において示した「Ｔ」として示したト
ランシーバ／リピータモジュール１８−ｉの寸法及び位
置は概略的に示してあるに過ぎない。物理的には、トラ
ンシーバ／リピータモジュールの各々は、１個のクラス
タ内に位置させるか、又は相互接続回路網に沿って又は
その一部として分布させることが可能である。相互接続
回路網は、回路ブロックを部分的に又は完全に貫通する
か又はその周りを延在することが可能である。

【００２１】しかしながら、テストでの容易なプロービ
ング即ち探査及びコンフィギュレーション即ち形態特定
を可能とするために、モジュールブロック３２−１、３
２−２、．．．、３２−ｉ、．．．、３２−ｍ（相互接
続回路網２２により取囲まれたモジュール１６−１、１
６−２、１６−３、１６−４、１６−５、１８−１から
なるクラスタ）間の主相互接続回路網２２内に示した如
く規則的な格子状のパターンを有するレイアウト構成と
することが好適である。各モジュールブロック３２−ｉ
は、１個乃至１００個のモジュール１６−１、１６−
２、．．．、１６−ｉ、．．．、１８−１を有すること
が可能であり、且つ各ウエハは数個乃至数百個のモジュ
ールブロック３２−１、．．．、３２−ｍを有すること
が可能である。ウエハ１２上の全てのモジュールは一体
的に接続させて単一の装置（ウエハ全体の装置）を形成
することが可能であるが、ウエハ１２は、更に、予め定
めたスクライブライン（不図示）及び／又は相互接続バ
ス（不図示）に沿って小片に分割させ、１個又はそれ以
上の全体的な又は部分的なモジュールブロック３２−
１、．．．、３２−ｍ（従って、ウエハの部分的な装
置）を有する装置を形成することが可能である。図１に
は示してないが、ウエハ全体又はウエハ一部の装置から
外部への接続は、ウエハの周辺部におけるボンディング
パッド又は相互接続回路網内のパッド、又はワイヤボン
ディング、ＴＡＢ（テープ自動化ボンディング）又はそ
の他の配線手段を使用してトランシーバ／レシーバモジ
ュール（Ｔ）内のパッドを介してアクセスすることが可
能である。

【００２２】相互接続システム 図２ａは、セグメント化した相互接続回路網２２の詳細
と共に、図１のウエハ１２の拡大した一部を示してい
る。各水平の相互接続セグメント２２−Ｈは、ＶＣＣラ
インと、ＶＳＳラインと、各々がライン２２−１、２２
−２、．．．、２２−ｉ、．．．、２２−ｐを有する複
数個の信号セグメント２２Ｓとを有している。同様に、
各垂直の相互接続セグメント２２−Ｖは、同様に、ＶＣ
Ｃラインと、ＶＳＳラインと、複数個の信号セグメント
２２Ｖ−１、２２Ｖ−２、．．．、２２Ｖ−
ｉ、．．．、２２Ｖ−ｑとを有している。信号セグメン
ト２２−１、．．．、２２−Ｐ又は２２Ｖ−
１、．．．、２２Ｖ−ｑの数は、バスアーキテクチャに
より必要とされる信号数と、よりよいセグメント歩留り
のための付加的な冗長ワイヤの数との和である。垂直及
び水平の相互接続セグメントを設けることが可能であ
る。同一方向に走行する相互接続セグメントは、アンチ
ヒューズにより横方向接続点４０−１、４０−
２、．．．、４０−ｉ、．．．、４０−ｒにおいて接続
させることが可能であり、そのアンチヒューズは、通常
開放状態であるが、レーザービーム、電気的パルス、又
はその他のエネルギ方法により短絡回路とさせることが
可能である。

【００２３】マルチ相互接続セグメントが、相互接続ジ
ャンクションボックス４２において接続され、該ボック
ス内には、水平及び垂直方向の各々に沿って、単に一組
の横方向接続点４４−１、４４−２、．．．、４４−
ｉ、．．．、４４−ｓ及び４０−１、４０−
２、．．．、４０−ｉ、．．．、４０−ｒが設けられて
いる。水平及び垂直セグメントの間には、信号セグメン
ト間にクロスオーバー接続点４６−１、４６−
２、．．．、４６−ｉ、．．．、４６−ｔが設けられて
おり、一実施例においては、これらもアンチヒューズを
使用して構成されている。垂直相互接続点から信号セグ
メントと電源セグメントとの間のクロスオーバー接続点
４６−１、．．．、４６−ｔは、全体的に設けるもので
あっても又は部分的に設けるものであってもよい。この
ジャンクションボックス４２の特定の構成は、任意の隣
接する配線セグメント間の欠陥（特に、短絡）に対し完
全に電気的なテストを行なうことを可能とし、その際に
効率的で且つ高歩留りの相互接続経路付け及び形態特定
を可能とする一方セグメント間の電気的分離を可能とす
るので、有用なものである。図２ａに示した如く、各モ
ジュール１６−ｉは、ハードワイヤード接続部とクロス
オーバー接続点との組合わせを有するモジュールインタ
ーフェースボックス４８−ｉを介して相互接続セグメン
ト２２−ｐへ接続させることが可能である。図２ａの下
側の部分に示したものは、横方向接続点及びクロスオー
バー接続点の記号の説明を示している。

【００２４】図２ｂは、上述した相互接続セグメント２
２及びジャンクションボックス４２−１、４２−
２、．．．、４２−４を使用したコンフィギュレーショ
ン即ち形態特定の一例を示している。この例において
は、セグメント２２Ｓ当り４本のワイヤ２２−１、２２
−２、．．．、２２−４を使用して２本のワイヤ（Ａ及
びＢ）からなる信号バスを構成している。例えば２２−
１などの欠陥ワイヤは「Ｘ」の記号が付けられており且
つ接続した（短絡した）接続点４６−ｉ、４６−ｉ＋１
は黒丸の点で示してある。バス信号（Ａ及びＢ）のシー
ケンス及び位置は関係がないことに注意すべきである。
なぜならば、それらは、モジュールインターフェースボ
ックス４８−ｉを介して回路モジュール（不図示）の正
確な入力／出力ピンへ接続されるからである。一般的
に、相互接続セグメントを有効に構成するためには、相
互接続セグメント内の冗長信号セグメントの数が二つの
隣接する相互接続セグメントの欠陥セグメントの総数−
該隣接する相互接続セグメントの間にたまたま並べられ
た欠陥性セグメントの数以上のものとする。

【００２５】図２ｃは、相互接続セグメント２２Ｖ、２
２Ｓ及び回路モジュール１６−ｉ、１６−ｉ＋１、１６
−ｉ＋３、１６−ｉ＋２のより詳細なレイアウトを示し
ている。３組のプローブパッドが示されており、即ち、
回路モジュール（Ａとして示してある）に対するパッド
５０−１、５０−２、．．．、５０−ｉ、．．．、５０
−ｕ、水平相互接続セグメント（Ｂで示してある）に対
するパッド５２−１、５２−２、．．．、５２−
ｉ、．．．、５２−ｗ、及び垂直相互接続セグメント
（Ｃで示してある）に対するパッド５４−１、５４−
２、．．．、５４−ｉ、．．．、５４−ｖである。部分
的相互接続ジャンクションボックス４２−ｉ及びモジュ
ールインターフェースボックス４８−ｉも示してある。
各信号セグメント２２Ｖ、２２Ｓは、プローブパッド５
２−１、５４−１など（Ｂ又はＣの記号を付けたパッ
ド）から直接的にアクセスすることが可能である。電源
セグメントは図示していないが、それらは、同様に、プ
ローブパッド５０−１、５２−１、５４−１などからア
クセスすることが可能である。この構成は、各ワイヤリ
ング（配線）セグメントがその全ての可能な隣接するワ
イヤ（配線）セグメントに関し短絡状態をテストするこ
とを可能とするので有用である。

【００２６】並列バスアーキテクチャにおいては、バス
信号線（電源も本質的に並列バスシステムである）にお
ける何らかのショート即ち短絡は、全ての装置を非機能
的なものとさせ、従ってショート即ち短絡は極めて破壊
的なものであり且つそれらの発生は最小とされねばなら
ない。プローブパッドの高度に規則的な配置、特に相互
接続セグメントに対するパッド５２−１、５２−ｗ、及
び５４−１、．．．、５４−ｖ（Ｂ及びＣの記号を付し
てある）は、従来のプローブステーション上で従来のテ
ストプローブ又はプローブカードを使用して容易にアク
セスすることを可能としている。注意すべきことである
が、パッドグループＡ，Ｂ，Ｃを一つの列及び三つの行
の状態で図２ｃに示してあるが、それらは、実現される
特定の回路により必要とされるパッド数に依存して、一
つ乃至三つの列及び／又は一つ乃至三つの行を形成すべ
く配列させることが可能である。典型的なテスト及びコ
ンフィギュレーションの場合、第一プローブカード（不
図示）は、回路モジュール１６−ｉ、１６−ｉ＋２、１
６−ｉ＋３及びトランシーバ／リピータモジュール１６
−ｉ＋１をテストするために使用され、第二プローブカ
ード（不図示）は全ての相互接続セグメントをテストす
るために使用され、次いで、コンピュータが計算を行な
い且つルーチングマップを発生して動作可能な相互接続
及び電源回路網及び全ての動作可能なモジュールをセッ
トアップする。次いで、レーザービーム、電気的又はそ
の他のエネルギ手段を使用して、選択した接続点（アン
チヒューズ）のコンフィギュレーション即ち形態特定を
プログラム即ち書込みを行なう。

【００２７】図２ｄは、図２ｂの横方向ジャンクション
ボックスの変形例を示しており、それは、隣のセグメン
ト２２−１、２２−２、．．．、２２−ｐを直接的に又
は交差接続点４７−１、４７−２、．．．、４７−ｘを
使用することにより異なった位置におけるセグメントへ
横方向に接続させることを可能としている。この横方向
ジャンクションボックスにおける全てのセグメントは、
コンフィギュレーション即ち形態特定の前に完全なテス
トを行なうことを可能とするためにプローブパッド（不
図示）へ接続させることが可能である。この場合、横方
向接続点４４−１、４４−２、．．．、４４−ｒは、実
際に冗長なものであり且つ省くことが可能である（そこ
に開回路を残存させる）。

【００２８】交差接続点４７−１、４７−２、．．．、
４７−ｘは完全に全て設けることが必要ではなく、レイ
アウトをより簡単化させることを可能とし及び／又は寄
生容量の減少を確保する。図２ｅは、その様な実施例の
一つを示しており、交差点４７−１、４７−
２、．．．、４７−ｘは半分だけ設けられている。実際
に、各相互接続セグメント２２−Ｓ内において、ワイヤ
セグメント２２−１、２２−２、．．．、２２−ｐは、
二つ又はそれ以上のグループに分割させることが可能で
あり、従って各グループ内において、ワイヤリング即ち
配線状の柔軟性と寄生容量の減少との利益衡量に鑑み、
全部、半分又は部分的に設けることが可能である。繰返
しのコンフィギュレーション即ち形態特定を可能とし且
つ更に検知されなかった欠陥の影響を減少させるため
に、付加的なヒューズ（それらは、通常接続状態にある
が例えばレーザービームにより開放状態にプログラム即
ち書込むことが可能）を、信号セグメント及び／又は電
源セグメント内に設けることが可能である。

【００２９】上述した二次元セグメント化相互接続シス
テムは高度に欠陥許容性のものである。どの様な短絡性
の欠陥も、別の冗長セグメントを使用することにより回
避することが可能である。全てのワイヤリング即ち配線
資源が不十分であるか又は特定のセグメントにおいて使
用することが不可能である場合には、そのセグメント
は、装置の残部に影響を与えることなしに最小の歩留り
損失で分離させることが可能である（従って、該セグメ
ントに取付けられているモジュールのみが失われる）。
該相互接続システムは、特に、開放欠陥に関し欠陥許容
性がある。なぜならば、何れの相互接続セグメントもそ
の両方の端部から到達することが可能だからである。セ
グメント化された態様で同様に配列されている電源回路
網も高度に欠陥許容性のものである。

【００３０】図２ｆは、相互接続セグメント内の開放欠
陥をテストするためのテストトランジスタの構成乃至は
配列を示している。図示した如く、Ｎチャンネルトラン
ジスタ４３−１、４３−２、．．．、４３−
ｋ、．．．、４３−ｔが、ワイヤ（配線）４５−１、４
５−２、．．．、４５−ｅ、．．．、４５−ｓの間で相
互接続セグメントの端部近傍に配置されており、それら
の共通ゲートはＶＳＳへ結合されている。相互接続開放
欠陥テスト期間中、該トランジスタのゲートはターンオ
ンされ、その際にこれらのワイヤの端部を接続させる。
隣のワイヤ４５−１、４５−２のパッド間の不連続状態
をチェックすることにより開放欠陥を検知し且つ捜し出
すことが可能である。同様の構成は、Ｐチャンネルトラ
ンジスタ又はその他の活性装置を使用して実現すること
が可能である。

【００３１】信号セグメントと並置して図２ａに示した
電源回路網は、実際のレイアウトにおいては、信号セグ
メントから離れて配置させることが可能であり、且つ高
パワー散逸を有する回路においては、別の金属層又は複
数個の層の上に位置させることが可能である。

【００３２】電源スイッチ回路 さらなる電源欠陥許容度は、電源線ショートを有する個
々のモジュールを分離することにより達成される。図３
ａは、各回路モジュール内に存在する電源スイッチ５８
の概略図を示している。ＶＣＣノード６０及びＶＳＳノ
ード６２が、モジュール外部の関連する電源セグメント
へ接続しており、一方ＶＣＣＭノード６４及びＶＳＳＭ
ノード６６が該モジュールの内部電源へ接続されてい
る。接続点Ｃ１及びＣ２は通常開（アンチヒューズ）で
あり、且つＲ１及びＲ２は高い値の抵抗であり、それら
は、それぞれ、ＮチャンネルトランジスタＮ１及びＰチ
ャンネルトランジスタＰ１のゲートをバイアスして各ト
ランジスタを完全にターンオンした状態に維持する。特
定のモジュール内にショート即ち短絡状態又は高いリー
ク電流が存在する場合には、トランジスタＮ１及びＰ１
は電流クランプとして作用し、該モジュール内に流れる
電流を制限し、且つコンフィギュレーション即ち形態特
定の期間中に、接続点Ｃ１及びＣ２は短絡回路状態にプ
ログラム即ち書込まれてトランジスタＮ１及びＰ１を遮
断状態とさせ且つ欠陥性モジュールを分離させることが
可能である。この回路は、従来の回路と異なっており且
つ従来の回路を改良したものである。この点に関して、
米国特許第４，８５５，６１３号、発明者Ｍ．Ｙａｍａ
ｄａ及びＨ． Ｍｉｙａｍｏｔｏ、発明の名称「改良し
たチップ電源接続構成を有するウエハスケール集積化半
導体装置（ＷａｆｅｒＳｃａｌｅ Ｉｎｔｅｇｒａｔｉ
ｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｈ
ａｖｉｎｇ Ｉｍｐｒｏｖｅｄ Ｃｈｉｐ Ｐｏｗｅｒ
−ＳｕｐｐｌｙＣｏｎｎｅｃｔｉｏｎ Ａｒｒａｎｇｅ
ｍｅｎｔ）」の文献を参照するとよい。なぜならば、電
源スイッチ回路自身は、単に、それがディスエーブル即
ち脱勢状態（即ち、接続点Ｃ１及びＣ２が短絡状態）と
される場合に、パワー即ち電力を散逸させるに過ぎない
（Ｒ１及びＲ２を介して）。典型的なウエハスケール集
積化においては、モジュールの大多数は良好なものであ
り且つモジュールのうちの小さな部分のみが欠陥性であ
るに過ぎないので、この回路は従来の回路と比較して散
逸するパワーは著しく小さいものである。

【００３３】図３ａはトランジスタＮ１及びＰ１の両方
を有するパワースイッチ回路を示しており、且つ２個
（ＶＣＣ、ＶＳＳ）又は３個（不図示の基板バックバイ
アスであるＶＢＢを付加）電源を使用して回路内の電源
ショートを分離させることが可能である。装置内におい
て単に２個（ＶＣＣ、ＶＳＳ）の電源が使用されるに過
ぎない場合には、Ｎチャンネルトランジスタセット（Ｎ
１、Ｃ１、Ｒ１）又はＰチャンネルトランジスタセット
（Ｐ１、Ｃ２、Ｒ２）のみを使用してより簡単な電源ス
イッチを実現することが可能である。更に、抵抗Ｒ１及
びＲ２の構成は、負荷要素へ接続する活性装置（例え
ば、トランジスタ）とするか又は簡単な抵抗要素とする
ことが可能である。

【００３４】トランジスタＮ１及びＰ１の寸法が経済的
なものとするのに大きすぎる場合であるような高い供給
電流を消費する回路モジュールに対して、図３ｂにおい
てより簡単な直接接続方法が示されている。この場合、
接続点Ｃ３及びＣ４は、各々、それぞれ、プログラム即
ち書込みが行なわれた場合に低直列抵抗を与える、一つ
又はそれ以上の並列接続点７０−１、７０−
２、．．．、７０−ｉ、．．．、７０−ｙ及び７２−
１、７２−２、．．．、７２−ｉ、．．．、７２−ｘと
することが可能である。注意すべきことであるが、欠陥
性モジュールがそれに対して接続されていない場合に
は、この電源回路網を介して流れるリーク電流は非常に
低いものである。該モジュールが２個（ＶＣＣ、ＶＳ
Ｓ）の電源を使用するに過ぎない場合には、接続点Ｃ３
又はＣ４が必要であるに過ぎない。不図示の付加的なヒ
ューズ（それらは、通常短絡状態であり、プログラム即
ち書込みが行なわれた場合に開放状態となる）を、接続
点Ｃ３及び／又はＣ４と直列に設け、それを接続した後
に電源回路網から該モジュールを爾後的に取除くことが
可能である。一方、接続点Ｃ３及び／又はＣ４は、通常
短絡状態にあるプログラマブル即ち書込み可能なヒュー
ズを使用して実現することが可能である。

【００３５】バスアーキテクチャ及び回路 ヒエラルキ並列バスシステムの概略図を図４ａに示して
ある。該バスは「並列的」であると言われる。なぜなら
ば、該バス上のデータは、別のモジュール１６−ｉ又は
モジュールグループにより受取られる前に、一つのモジ
ュール１６−１又は一つのモジュールグループを介して
通過する必要性なしに、トランシーバ８０−
１、．．．、８０−ｉ、．．．、８０−ａ（Ｔの記号が
付けてある）及びリピータ８２−１、．．．、８２−
ｉ、．．．、８２−ｂ（Ｒの記号が付けてある）を介し
て、全てのモジュール１６−１、．．．、１６−ｋに対
して同時的にブロードキャストさせ且つ該モジュールに
より同時的に受信することが可能だからである。この特
徴は高速動作に対して非常に有用であり且つ従来の構成
と異なっている。しかしながら、バス上でのデータ送信
及び受信は、並列的（データが一度に幾つかのワイヤ上
で送給される）、又は直列的（データがあるタイミング
基準で逐次的な態様で送給される）又はそれらの両方の
組合わせとすることが可能である。このモジュール間及
びモジュールと外界との間の通信モードは、ブロードキ
ャスティング（同報通信）、１対１、又は１対選択した
グループのモードとすることが可能である。三つのレベ
ルのバスヒエラルキを示してあり、その場合、ＢＵＳ０
がバスコントローラ８６から外界へ通信を行ない（Ｃの
記号が付けてある）、ＢＵＳ１はバスコントローラ８６
とトランシーバ８０−１、．．．、８０−ａとの間で通
信を行ない（Ｔの記号が付けてある）且つ最大の性能の
ために該信号をバッファするためにリピータ８２−
１、．．．、８２−ｂ（Ｒの記号が付けてある）を有す
ることが可能であり、ＢＵＳ２はトランシーバ８０−
１、．．．、８０−ａとモジュール１６−１、．．．、
１６−ｋ（Ｍの記号が付けてある）との間の通信を行な
う。各トランシーバ８０−２は複数個の回路モジュール
１６−ｉ＋１、１６−ｉ＋１を駆動し且つ各コントロー
ラ８６は複数個のトランシーバ及び／又はリピータを駆
動する。バスコントローラ８６は、ウエハ上に位置させ
るか、又はウエハ外部のチップ上に位置させることが可
能である。幾つかのウエハ装置及び／又はウエハ一部の
装置をＢＵＳ０又はＢＵＳ１において並列的に接続させ
て、より大きなシステム又は特別条件（例えば非常に高
速な動作）を有するシステムを形成することが可能であ
る。

【００３６】一方、幾つかのウエハ装置及び／又は部分
的ウエハ装置をＢＵＳ１において直列接続してより大き
なシステムを形成することが可能であり、その場合に
は、第二装置を、コントローラへ接続する代わりに、リ
ピータ（例えば、図４ａに示した８２−ｂ）を介して第
一装置のＢＵＳ１の分岐部へ接続させる。

【００３７】より小型のシステム又はスピードがそれ程
問題ではないシステムの場合には、リピータを省略する
ことが可能である。一般的に、ＢＵＳ０は、外部回路と
通信するために多様な異なった幅、フォーマット及びプ
ロトコルを有することが可能であり、且つＢＵＳ１及び
ＢＵＳ２は、通常、同数のワイヤ及び信号定義を有して
いるが、異なった駆動特性及び電圧スイング（振れ）を
有することが可能である。簡単なウエハスケールシステ
ムにおいては、ＢＵＳ１及びＢＵＳ２を同一のものとす
ることが可能であり、且つトランシーバ（Ｔ）は、リピ
ータ（Ｒ）が存在する場合に、それと正確に同じもので
ある。更に、バスヒエラルキの両方のレベル（ＢＵＳ１
及びＢＵＳ２）は、好適には、最大のコンフィギュレー
ション（形態特定）の柔軟性を与えるために、図２ａ乃
至２ｃに示した如く同一のセグメント化した規則的な相
互接続回路網で実現される。

【００３８】図４ｂは、並列バスを実現する場合の電気
的仕様を示している。ＢＵＳ１及びＢＵＳ２の両方は、
バス信号の大多数を共用しており、ＣＴＬはＢＵＳ１に
よってのみ使用される。ＣＴＬ、ＲＣＫ、ＷＣＲは単一
方向信号であり、且つＤ０−Ｄ７及びＰＡは双方向信号
である。この構成は９個のデータ信号を使用している
が、その他の任意の数のデータ線（例えば、１乃至６
４）を使用することが可能である。二つ（三つ）の単一
方向信号（ＲＣＲ、ＷＣＫ、ＣＴＬ）は主制御及びタイ
ミング線であり、それらはバス上の通信を支配する。二
つの主タイミング基準信号はＲＣＫ（受信クロック）及
びＷＣＲ（書込みクロック）である。ＷＣＫはコントロ
ーラから発生し且つコントローラから回路モジュールへ
送給されるデータ又はコマンドに対する同期クロックと
して作用する。ＲＣＫは活性回路モジュールから発生し
且つ回路モジュールからコントローラへ送給されるデー
タ又はコマンドに対する同期クロックとして作用する。
この独特の自己同期型同期データ送信モード（発生源同
期転送モードとも呼ばれる）は、非常に高い帯域幅デー
タ通信（ウエハスケール集積化環境において５００ＭＨ
ｚを超える動作）に対して有用である。なぜならば、そ
れはデータと同期クロックとの間のタイミングの歪を最
小とし、従って均一なウエハ環境において物理的に可能
な最大のクロック及びデータレートを可能とするからで
ある。一組のデータ転送のみが同時的に許容されるコン
フィギュレーション即ち特定の形態において、自己同期
型発生源同期転送モードの動作及び利点を維持しなが
ら、ＲＣＫ及びＷＣＫは１本の双方向ラインを共用して
実現することが可能である。

【００３９】図４ｅはＢＵＳ１及びＢＵＳ２上の信号の
別の実施例を示している。双方向データラインの他に、
１本の双方向クロック線（ＣＬＫ）、１本の単一方向制
御線（ＣＴＬ）、及び２本のオプションの制御線（ＣＴ
Ｌ１：双方向、ＣＴＬ２：単一方向）が設けられてい
る。このタイミング方法は、更に、基準信号に対し最小
数のワイヤを使用しており、その際に相互接続システム
におけるオーバーヘッドを最小としている。一般的に、
相互接続回路網からの歩留り損失を最小とするために、
バスの幅（導体の数）は、可及的に低いものとすること
が必要であり、一方性能の観点からは、バスの幅が広け
れば広いほど、バスの処理能力はより大きくなる。従っ
て、データ幅の選択は、コストと性能との間の最適な利
益衡量に依存する。

【００４０】図４ｂ及び４ｅにおけるデータワイヤはワ
イヤ数を最小とするために全て双方向のものとして示し
てあるが、それらのうちの幾つかは、データ転送モード
専用とした何れかの方向に単一方向のものとして構成す
るか又はマルチポート動作を可能とすべく構成すること
が可能である。

【００４１】図４ｃはヒエラルキバスアーキテクチャの
変形例を示しており、その場合、トランシーバ８０−
１、８０−２、．．．、８０−ａ及びリピータ（不図
示）は同一であり且つバスＢＵＳ１及びＢＵＳ２はモジ
ュール及び／又はトランシーバを接続する上で差異はな
い。この構成は、ウエハスケール装置を相互接続し且つ
形態を特定する上でより大きな柔軟性を与え、尚且つほ
ぼ最適な性能を維持する。図４ｄは図４ｃに示したアー
キテクチャを使用したウエハスケール装置１２上の相互
接続ルーチング（経路決定）の例を示している。注意す
べきであるが、例えば１６−１，１６−２などの全ての
良好なモジュールはバスへ接続されており、モジュール
とチップＩ／Ｏポート９０との間に３個を超えた数のト
ランシーバ８０−１、８０−２、８０−３が存在するこ
とはない。「Ｘ」は例えば１６−ｉなどの欠陥モジュー
ルを示している。

【００４２】図４ｆは、図４ａに示したアーキテクチャ
を使用したウエハスケール（ウエハ全体、ウエハ一部、
単一又は複数個のリソグラフィフィールド）上での別の
相互接続ルーチング即ち経路決定の例を示している。リ
ピータはＲで示してあり、トランシーバはＴで示してあ
り、チップＩ／ＯポートはＣで示してあり、回路モジュ
ールはＭで示してあり且つインターフェースはＩで示し
てある。注意すべきであるが、トランシーバ／リピータ
（ＴＲ）モジュール回路は分散されており且つ相互接続
回路網の一部となっており、且つ例えば８１などのよう
な各インターフェースＩはこの例においては二つの回路
モジュール８３，８５により共用されている。

【００４３】図５ａはモジュールインターフェース回路
の概略図を示している。この例においてはメモリモジュ
ールが示されている。それと関連する行９６及び列回路
９８を有するメモリコア９４が、モジュールインターフ
ェース１００を介して、相互接続回路網（ＢＵＳ２）へ
接続している。並列・直列及び直列・並列変換回路ブロ
ック１０２は、データバス幅（図４ｂの例においては
９）よりも幅の広い場合のあるデータ、コマンド、アド
レスの受信及び送信を可能としている。レジスタファイ
ル１０６は、メモリアクセスに対してのバイトカウン
ト、行、列アドレス、ベースアドレスを発生すると共に
それらを追従するインターフェース内に設けられてい
る。制御回路１０８は、コマンドをデコードすると共
に、実行し、例えばバスプロトコル及びメモリリフレッ
シュなどのようなその他のタスクと共に、データストリ
ーム及び入力／出力バッファ１１０を制御すると共に発
生する。全ての回路モジュールが並列バスへ接続してい
るので、独特の識別記号（ＩＤ）が該バス上の適切なデ
ータ通信のために各モジュールにより必要とされる。二
つのＩＤ回路ブロックを図５に示してある。一方のＩＤ
ブロック１１４は初期的な通信回路網のセットアップ、
システムコンフィギュレーション（形態特定）、診断及
び（オプションの）通常の動作のためにプログラム可能
即ち書込み可能なヒューズ（又は、アンチヒューズ、Ｅ
ＰＲＯＭセル、ＥＥＰＲＯＭセル、フラッシュＥＰＲＯ
Ｍセル、又はその他のプログラム可能なスイッチ）を使
用する。２番目の（オプションの）ＩＤ回路１１８は、
爾後のメモリアクセスのためのソフトウエアプログラム
可能ＩＤコードをセットアップし、且つメモリ空間のマ
ッピング、自己テスト及び自己再形態特定において有用
である。

【００４４】このＩＤ回路は、又、本明細書に記載する
高度に効率的な冗長性アーキテクチャ及び回路を実現す
る上での重要な要素である。図５ｂは他の欠陥回路モジ
ュールを置換させるために使用することの可能な一般化
した冗長回路モジュール１６−ｉの概略図を示してい
る。この冗長回路モジュール１６−ｉはプログラム可能
なＩＤ回路１１５−ａ及び（オプションの）ソフトウエ
アプログラム可能ＩＤ回路１１５−ｂを有しており、そ
の際にモジュール１６−ｉはそれらの独特のＩＤコード
（それはアドレスの一部である）をこれらの回路モジュ
ール１６−ｉの各々へ送給されるアドレス信号とマッチ
ング即ち一致させることにより選択することが可能であ
る。注意すべきことであるが、このメモリマップ型アド
レッシング方法は、従来の完全デコード型メモリ冗長性
方法（それは、冗長行と冗長列とを別々に与え且つ効率
的な回路モジュールの置換を可能とするものではない）
とは異なっており、且つ面積及び性能上の犠牲を伴なう
別々の直列ＩＤバス（米国特許第４，００７，４５２号
における如く）を使用する従来方法とは異なっている。
冗長回路モジュールと置換させることの可能な回路モジ
ュールは、プリセットされ、デコードされるか又はプロ
グラム可能なＩＤコードを有しており、該モジュール
は、更に、特定の回路モジュールが欠陥性であり且つ置
換されるべき場合に活性化させることの可能なディスエ
ーブルスイッチ１１６を有している。プログラム可能Ｉ
Ｄ回路１１５−ａ、１１５−ｂ及びディスエーブルスイ
ッチ１１６は、ヒューズ、アンチヒューズ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＰＲＯＭセル又はその
他のプログラム可能なスイッチを使用して実現すること
が可能である。冗長回路モジュール及びこれらの置換可
能な回路モジュールは、より規則的な構成に対しては同
一のものとすることが可能である。又、バス１−１７上
のアドレス、データ及び制御信号は、従来方法の何れか
又は本明細書に記載した高速バスを使用して分布させる
ことが可能である。この実施例は、典型的にはメモリチ
ップ面積の約５０％であるに過ぎないメモリアレイ区域
内の欠陥に対して冗長性置換能力を与えるのみのメモリ
装置において使用されるような従来の冗長性アーキテク
チャと比較して一層改良されたチップ歩留りのために効
率的な回路モジュールレベルの置換冗長性を可能として
いる。

【００４５】信号セグメントの完全冗長特性を維持する
ために、相互接続回路網に関連した全ての回路は該セグ
メント内の何れかのワイヤに関して一様であり、従って
該セグメント内の何れのワイヤも該バス内の任意の信号
に対して特定の形態とすることが可能である。図６ａ
は、バスＢＵＳ１及びＢＵＳ２をリンクするトランシー
バ回路の概略図を示している。該トランシーバの片側に
おける各ワイヤ１０２−１、１０２−２、．．．、１０
２−ｃは、トランシーバ８０−１、８０−２、．．．、
８０−ｉを介して、二つの内部制御信号（Ｒ：受信、
Ｔ：送信）で他方の側におけるワイヤ１２２−１、１２
２−２、．．．、１２２−ｄへ接続されている。制御論
理１２６が、コンフィギュレーション即ち形態特定によ
り適宜の信号ワイヤ１２０−１、１２０−２、．．．、
１２０−ｃ及び１２２−１、１２２−２、．．．、１２
２−ｄへ接続されている３個の入力信号（ＣＴＬ、ＲＣ
Ｋ、ＷＣＫ）を有する二つの内部制御信号を発生する。

【００４６】図６ｂはトランシーバ回路の制御論理１２
６の状態図を示している。トランシーバ動作の六つの状
態は以下の如くである。即ち、（ｉ）ＩＤＬＥ（アイド
ル）：トランシーバがリセットされ且つＢＵＳ１からデ
ータを受取るための準備がされている。（ｉｉ）ＲＥＣ
ＥＩＶＥ ＷＲＩＴＥ（受信書込み）：ＢＵＳ１がある
回路モジュール内にデータを書込もうとしている。（ｉ
ｉｉ）ＲＥＣＥＩＶＥ（受信）：指定したモジュールが
該トランシーバへ取付けられており且つＢＵＳ２からデ
ータを受付ける。（ｉｖ）ＲＥＣＥＩＶＥ ＲＥＡＤ
（受信読取り）：ＢＵＳ１がある回路モジュールからデ
ータを読取ろうとしている。（ｖ）ＴＲＡＮＳＭＩＴ
（送信）：指定したモジュールが該トランシーバへ取付
けられており且つＢＵＳ２内へデータを送信する。（ｖ
ｉ）ＴＲＩ−ＳＴＡＴＥ（トライステート）：指定した
モジュールは該トランシーバへ取付けられておらず且つ
該トランシーバは非活性状態にある。

【００４７】この状態線図は比較的複雑であるが、トラ
ンシーバは三つの基本的動作モード（図６ｂの下部参
照）、即ち（Ｒ＝１、Ｔ＝０）、（Ｒ＝０、Ｔ＝１）及
び（Ｒ＝０、Ｔ＝０）である。受信モード（Ｒ＝１、Ｔ
＝０）はバス上での典型的な通信動作のシーケンスをよ
りよく示すために四つの状態に分割されている。この状
態遷移図において使用されている信号遷移及び／又はレ
ベルは例示的なものであり且つ多くの異なった変形例が
ありうる。

【００４８】リピータ回路８２−１、．．．、８２−ｉ
の概略図を図７ａに示してある。該リピータの片側にお
ける各ワイヤ１２４−１、１２４−２、．．．、１２４
−ｅは二つの内部制御信号（Ｒ：受信、Ｔ：送信）と共
に他方側１２８−１、１２８−２、．．．、１２８−ｆ
へトランシーバを介して接続されている。制御論理１３
２は形態特定と共に適宜の信号ワイヤへ接続される一つ
の入力信号（ＲＣＫ）を有する二つの内部制御信号を発
生する。該制御論理の状態線図を図７ｂに示してある。
リピータ回路はトランシーバ回路よりも小型であるの
で、さらなる簡単化及び規則的な配置とするためにウエ
ハ上の異なった回路の数を更に小型化するためにリピー
タとして図６ａ、６ｂに示したトランシーバ回路の一部
を使用することも可能である。

【００４９】図４ａに定義したバス信号を有する別の実
施例の場合、トランシーバ／リピータ回路実施例を図７
ｃ及び７ｄに示してある。注意すべきことであるが、状
態遷移及び制御論理への入力線における差異以外におい
ては、制御論理１３３を有するトランシーバ／リピータ
８３−ｉの基本的な動作及び形態は図６ａ、６ｂ、７
ａ、７ｂに示したものと同一である。

【００５０】動作について説明すると、図４ｅに示した
バス信号、図４ａに示したヒエラルキツリーバスアーキ
テクチャ、及び図７ｃ及び７ｄに示したトランシーバ／
リピータ回路は、回路モジュールとコントローラとの間
の効率的な通信（オンチップであるか又はオフチップで
あるかに拘らず）を可能とし且つ単に一つの回路モジュ
ール、一つのトランシーバグループ及び通信経路に沿っ
て最小数のリピータグループが活性化されるに過ぎない
場合に効率的な電力管理を可能とする。

【００５１】読取り動作の場合、以下の如きシーケンス
が使用される。

【００５２】（１）コントローラがＣＴＬ＝０、ＣＴＬ
１＝１、ＣＴＬ２＝０へセットされ、且つコマンドパケ
ットを全ての回路モジュールへブロードキャスト即ち同
報通信する。

【００５３】（２）次いで、コントローラがＣＴＬ１＝
０へセットされ、全てのリピータ及びトランシーバをト
ライステート状態とさせる。

【００５４】（３）次いで、コントローラがＣＴＬ＝１
へセットされて、バスの方向をひっくり返す。

【００５５】（４）選択された回路モジュールが、ＣＴ
Ｌ１＝１をプルしてコントローラと選択した回路モジュ
ールとの間のバスツリーに沿っての経路のみをターンオ
ンし且つデータパケットをコントローラへ送給する。

【００５６】（５）全てのデータパケットを受信した後
に、コントローラはＣＴＬ２＝１へセットされて全ての
選択されていない回路モジュールに対してＣＴＬ１＝１
をプルすべく通知し且つバスツリーの残部をターンオン
する。

【００５７】（６）次いで、コントローラがＣＴＬ＝０
をセットし且つアイドル状態へ復帰する。

【００５８】書取り動作の場合には、以下の如きシーケ
ンスが使用される。

【００５９】（１）コントローラがＣＴＬ＝０、ＣＴＬ
１＝１、ＣＴＬ２＝０へセットし、且つコマンドパケッ
トを全ての回路モジュールへブロードキャストする。

【００６０】（２）次いで、コントローラがＣＴＬ１＝
０へセットされ、全てのリピータ及びトランシーバをト
ライステート状態とする。

【００６１】（３）次いで、コントローラがＣＴＬ＝１
へセットしバスの方向をひっくり返す。

【００６２】（４）選択された回路モジュールがＣＴＬ
１＝１をプルしてコントローラと選択した回路モジュー
ルとの間のバスツリーに沿っての経路のみをターンオン
する。

【００６３】（５）次いで、コントローラがＣＴＬ＝０
をセットしデータパケットを選択した回路モジュールへ
送給する。

【００６４】（６）全てのデータパケットが送給された
後に、コントローラはＣＴＬ＝ＣＴＬ２＝１へセットさ
れ、全ての選択されていない回路モジュールに対してＣ
ＴＬ１＝１をプルすべく通知し、且つバスツリーの残部
をターンオンする。

【００６５】（７）次いで、コントローラがＣＴＬ＝０
へセットされ且つアイドル状態へ復帰する。

【００６６】部分的な電力節約が十分である場合（例え
ば、読取り動作のみが電力節約モードを使用し、一方書
込み動作は常にブロードキャストモードを使用する場
合）の適用の場合には、トランシーバ／リピータグルー
プ及び読取り／書込み動作シーケンスに対する制御論理
は更に簡単化することが可能である。

【００６７】図４ｂ及び４ｅに示したバス信号は、双方
向信号と単一方向信号の両方を有している。図６ａ、７
ａ、７ｃに示したトランシーバ／リピータを使用するこ
れらの単一方向信号の構成は、方向性プログラム可能ス
イッチ（不図示、例えば、ヒューズ、アンチヒューズ、
ＥＰＲＯＭ、ＥＥＰＲＯＭセルなど）を使用することに
より達成することが可能であり、トランシーバ回路の受
信器又は送信器の一方を永久的にディスエーブル即ち動
作不能状態とさせることが可能である。

【００６８】図６、７ａ、７ｂ、７ｃ、７ｄは、最小の
面積（即ち、オーバーヘッド）及び最大の歩留りとする
ために、バストランシーバ及びリピータの構成の最小の
機能及びプロトコルを示している。より複雑なバスプロ
トコル及びアクセスモード（例えば、各ウエハ全体又は
ウエハ一部装置内の複数個のコントローラを可能とする
ためのプロトコル、可変のヒエラルキ及び優先度を有す
る回路モジュールを可能とするプロトコル、及びウエハ
上に一つを超えたタイプのバスが存在することを可能と
するプロトコル、など）を取扱うために付加的な機能及
び状態を付加することが可能である。これらの場合にお
いては、入力信号の数及び制御論理ブロックの内部機能
のみが異なっており、全ての入力（出力）ワイヤを互い
に同一のものとさせ従って最大のコンフィギュレーショ
ン即ち形態特定の柔軟性を与えることを可能とする接続
態様は変化されるべきではない。

【００６９】その他の実施例 本発明に基づく上述したコンポーネントは、非常に高い
歩留り及び高い性能を有する非常に大型のチップ寸法の
装置を構築することを可能としている。高性能バスアー
キテクチャ、拡張可能装置アーキテクチャ、及び高歩留
りモジュールレベル冗長性アーキテクチャなどの多くの
コンポーネントは新規であり且つそれら自身有用なもの
である。それらの幾つかについて以下に説明する。

【００７０】１．高性能低電力装置 中程度から小型のチップ寸法を有する装置の場合、ヒエ
ラルキ構造のツリーバスアーキテクチャは、非常に高速
のデータ転送能力、装置が本発明の冗長特徴の何れかを
使用するか否かに拘らず、小さな面積のオーバーヘッド
で非常に低い電力散逸を与えている。冗長回路が最小で
あるか又は存在しない適用においては、相互接続回路及
びトランシーバ／リピータ回路は、最小の随意的な接続
又はその様な接続なしでハードワイヤード接続させるこ
とが可能である。

【００７１】２．拡張可能な装置 回路ブロック及びセグメント化した相互接続回路網の格
子構造は、一つ又は複数個の回路ブロックを一体的に結
合させて単一の装置とすることが可能であり、その際に
単一マスクセット又は同一の完成したウエハに対して異
なった能力及びチップ寸法を有する装置を製造すること
を可能とする。この能力は、著しく製品開発サイクルを
減少させ且つ在庫レベルを最小とすることを可能とす
る。装置それ自身は冗長性のあるもの又はないものとす
ることが可能である。

【００７２】３．冗長性を有する中程度寸法の装置 中程度のチップ寸法を有する装置の場合、中間レベルの
冗長性のみを使用することで高歩留りを達成するのに十
分な場合がある。相互接続回路網は冗長性なしでハード
ワイヤード接続することが可能である。冗長性（即ち、
ハードワイヤード接続されたトランシーバ／リピータ回
路）又はその他の何れかの従来のバス方法なしで装置が
高速ヒエラルキツリーバスアーキテクチャを使用するこ
とが可能である。

【００７３】コンフィギュレーション（形態特定）手順 図８はウエハスケール装置のテスト及び形態特定のため
のフローチャートを示している。プローブパッドの助け
を借りて、ステップ１４０において、全ての回路モジュ
ールは個別的に１００％テストされている。同様に、プ
ローブパッドの助けを借りて、ステップ１４２におい
て、全ての相互接続信号セグメント及び電源セグメント
は、セグメントグループ内において、及び隣の且つクロ
スオーバーセグメントグループの間及びセグメントグル
ープと回路モジュールとの間において欠陥に対して１０
０％テストされている。注意すべきことであるが、全て
の相互接続セグメントは、テストを実施するために、完
全にパターン形成されており、そのテストが有効なもの
であり且つ可及的に完全なものであることを確保する。

【００７４】以下に説明するコンフィギュレーション即
ち形態特定ステップは、付加的な短絡欠陥を発生する場
合のあるようなワイヤのセグメント又はトレースを付加
することなしに、接続された接続点を発生するだけのも
のとすべきである。何らかの欠陥性モジュール、相互接
続セグメント及び特に短絡欠陥は、コンピュータにより
検知され且つ記録され、次いで、コンピュータが相互接
続ルーチング（経路決定）マップを発生し、それは、ス
テップ１４４において、部分的なセグメント及びモジュ
ールのみを接続し且つ欠陥性のものをバイパス乃至は分
離する。そのルーチング（経路決定）マップは、どの接
続点が接続されるべきであるかを特定し且つコンフィギ
ュレーション（形態特定）プロセスが実施される。コン
フィギュレーションプロセスが完了すると（又は、コン
フィギュレーションの期間中であっても、動的テストの
場合には）、ウエハ全体又はウエハ一部装置を再度ステ
ップ１４６においてテストすることが可能である。前に
検知されなかった欠陥、又は新たに発生した欠陥は、オ
プションのリコンフィギュレーション（再形態特定）ス
テップ１４８を使用してバイパスするか又は分離するこ
とが可能であり（例えば、切断用ヒューズ又はレーザー
カッタ又は合焦型イオンビーム装置などのその他の修復
システムを使用する）又は単にコントローラにより開始
されるソフトウエアのリコンフィギュレーション即ち再
形態特定プログラムを使用して行なう。このコンフィギ
ュレーション手順の重要な特徴は、相互接続セグメント
を完全に形成し且つステップ１４４におけるルーチング
マップ発生の前に短絡欠陥に対してテストを行ない、従
ってコンフィギュレーションの後に非常に高い歩留りの
相互接続回路網を確保することを可能とするという点で
ある。

【００７５】接続点構成及びプログラミング セグメント化した相互接続回路網において使用している
接続点は、多様な物理的プロセス（ヒューズ、アンチヒ
ューズ及び／又はＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシ
ュＥＰＲＯＭ、スタチックＲＡＭセル、及びその他）を
使用して構成され且つ多様な処理、電気的又はエネルギ
手段を使用してプログラム即ち書込みが行なわれる。好
適実施例においては、該接続点はアンチヒューズ（即
ち、通常は開放状態であり即ち高抵抗を有しており、プ
ログラミング即ち書込みを行なった後に短絡状態とされ
低い抵抗値を有する）として構成する。

【００７６】図９ａ乃至９ｄは、プログラム可能即ち書
込み可能な接続点を構成する従来のマスキングステップ
を使用した処理を示している。図９ａは既に全ての相互
接続層１５２，１５４をパターン形成したシリコン基板
１５１における典型的なウエハ１２の断面図を示してい
る。第一相互接続層１５２は金属（二層又はそれ以上の
層の金属プロセスにおいて）又はシリサイド／ポリサイ
ドとすることが可能であり、且つ第二相互接続層１５４
は、通常、層間絶縁層１５６を有する金属である（それ
は、シリサイド／ポリサイドとすることも可能であ
る）。回路モジュール及び相互接続セグメントのテスト
はこの時点において行なわれ、図９ｂのオプションとし
ての保護絶縁層１６０が設けられる場合と設けられない
場合とがある。接続すべき接続点を決定すると、それら
はパターン形成され且つ各々は図９ｂに示した如くスル
ーホール即ち貫通孔１６４内にエッチングされる。注意
すべきことであるが、スルーホール１６４のパターニン
グは多様な方法で実施することが可能である。即ち、
（１）特定のウエハに対する従来のマスクを製造し次い
でカスタムで製作したマスクを使用してホトレジストを
露光する。（２）マスクを製造することなしにウエハ上
の所望のスポットにおいて直接的にホトレジストを露光
する電子ビーム又はレーザービームを使用する。（３）
レーザー、イオン又はエレクトロンビームを利用したホ
トレジストの化学的エッチング乃至は除去。又は、
（４）レーザー、イオン又は電子ビームを利用した金属
及び絶縁体の直接的な化学的エッチング又は除去。スル
ーホール１６４を形成した後に、プラグ金属１６８の層
を付着形成し且つ通常のマスク（全てのウエハが同一の
ホトマスクを共用する）を使用してパターン形成を行な
い、図９ｃに示した如く、プログラミング即ち書込みを
完了する。プラグ金属１６８は、アルミニウム合金、耐
火性金属又は金属シリサイドとすることが可能である。

【００７７】エネルギ手段を使用してプログラム即ち書
込みを行なうことが可能な接続点を製造する別の実施例
を図１０ａ及び１０ｂに示してある。この場合には、エ
ネルギ手段は以下のエネルギ源のうちの一つ又はそれら
の任意の組合わせとすることが可能である。（１）プロ
ーブパッドを使用して電気パルスを印加してブレークダ
ウンさせ且つ二つのセグメントの間のアンチヒューズ接
続点を溶融させる。（２）接続点を局所的に加熱するレ
ーザービームを使用し、且つ上部導体と底部導体との間
に電気的接続を発生させる。（３）金属及びアンチヒュ
ーズ層を介して孔を穿設するイオンビームを使用し、次
いで導電性物質を付着形成して上部導体と底部導体とを
接続する。

【００７８】図１０ａは上部金属層１５２と底部金属層
１５４との間に挟まれたアンチヒューズ層１７２を示し
ている。アンチヒューズ物質１７２はアモルファスシリ
コン又は酸化物又はそれらの組合わせとすることが可能
である。導体１５２，１５４は、不所望の反応（例え
ば、アルミニウムがシリコンと合金化することなど）を
防止するために、アンチヒューズ層１７２の両側にバリ
ア金属１７４（耐火性金属又はシリサイド）を設けるこ
とが可能である。接続点１７６内側の接続部内へ結合さ
れるエネルギを向上させるために、上部導体内のアルミ
ニウムの全て又は一部を接続点１７６の内側から除去す
ることが可能である。

【００７９】図１０ｂは、アンチヒューズ層１７２を接
続点１７６のスルーホール１８０内に付着形成し且つプ
ラグ金属１８４で被覆する別の実施例を示している。ア
ンチヒューズ層１７２の選択は、プラグ金属１８４が通
常の合金化（そこにはバリア金属は存在しない）の期間
中又は接続点の底部がエネルギ手段１８６により加熱さ
れるのと同時に、スルーホール１８０の側壁において上
部導体１５４へ接続されるようなものである。プラグ金
属１８４及び底部導体１５２は、オプションとしての上
部絶縁層１６０と共に、アンチヒューズ層の両側にバリ
ア金属１７４（耐火性金属又はシリサイド）を有するこ
とが可能である。

【００８０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 ＶＣＣ，ＶＳＳ電源相互接続及び信号バス相
互接続を有し一つのウエハ上に全てを形成した複数個の
半導体回路チップを有するウエハスケール集積半導体装
置の一実施例を示した概略平面図。

【図２ａ】 ジャンクションボックス及びモジュールイ
ンターフェースボックスと共に相互接続セグメントを示
した概略図。

【図２ｂ】 セグメント化した相互接続システムを使用
した二次元ルーチング即ち経路決定を示した概略図。

【図２ｃ】 簡単で且つ完全なテストを行なうためのプ
ローブパッドに対する詳細なレイアウトを示した概略
図。

【図２ｄ】 隣のセグメントの間での配線位置を変化さ
せる能力を有する接続用横方向セグメント（垂直又は水
平）に対する別の構成を示した概略図。

【図２ｅ】 隣のセグメントの間での配線位置を変化さ
せる能力を有する接続用横方向セグメント（垂直又は水
平）に対する別の構成を示した概略図。

【図２ｆ】 相互接続セグメント内の開放欠陥をテスト
するためのテストトランジスタの構成を示した概略図。

【図３ａ】 電源スイッチを示した概略図。

【図３ｂ】 直接接続電源スイッチを示した概略図。

【図４ａ】 ヒエラルキバスアーキテクチャ実施例を示
した概略図。

【図４ｂ】 ＢＵＳ１及びＢＵＳ２に関する信号を示し
た概略図。

【図４ｃ】 トランシーバとリピータとの間の区別なし
で構成したヒエラルキバスアーキテクチャの構成を示し
た概略図。

【図４ｄ】 図４ｃのアーキテクチャに従った形態を特
定したウエハスケール装置の一例を示した概略図。

【図４ｅ】 ＢＵＳ１及びＢＵＳ２に関する別の信号を
示した概略図。

【図４ｆ】 図４ａのバスアーキテクチャに従って形態
を特定したウエハスケール装置の一例を示した概略図。

【図５ａ】 モジュールインターフェース回路実施例を
示した概略図。

【図５ｂ】 一般化した冗長回路モジュールを示した概
略図。

【図６ａ】 トランシーバ回路実施例を示した概略図。

【図６ｂ】 図６ａの制御論理の状態線図。

【図７ａ】 リピータ回路実施例の概略図。

【図７ｂ】 図７ａの制御論理を示した状態線図。

【図７ｃ】 トランシーバ／リピータ回路実施例を示し
た概略図。

【図７ｄ】 図７ｃの制御論理を示した状態線図。

【図８】 ウエハスケール装置をテストし且つ形態を特
定する手順を示したフローチャート図。

【図９ａ】 半導体処理技術を使用して接続点を構成す
る処理の流れの１段階における状態を示した概略断面
図。

【図９ｂ】 半導体処理技術を使用して接続点を構成す
る処理の流れの１段階における状態を示した概略断面
図。

【図９ｃ】 半導体処理技術を使用して接続点を構成す
る処理の流れの１段階における状態を示した概略断面
図。

【図１０ａ】 エネルギ手段を使用して接続点を構成す
る別の処理における状態を示した概略断面図。

【図１０ｂ】 エネルギ手段を使用して接続点を構成す
る別の処理における状態を示した概略断面図。

【符号の説明】

１２ 半導体ウエハ １６−ｉ 回路チップモジュール １８−ｉ トランシーバ／リピータモジュール ２２ 相互接続回路網 ２４−ｉ モジュール／バスインターフェースセクショ
ン ３２−ｉ モジュールブロック

フロントページの続き (72)発明者 フ−チー ツー アメリカ合衆国， カリフォルニア 95070， サラトガ， コングレス ホー ル レーン 21775 (72)発明者 ウィンギュ リュン アメリカ合衆国， カリフォルニア 95014， クパチーノ， オレンジ アベ ニュー 10450

Claims (21)

【特許請求の範囲】
1. 【請求項１】 基板上の半導体回路装置において、複数
   個の回路モジュールを有する少なくとも１個の回路ブロ
   ックが設けられており、前記回路ブロックのうちの一つ
   に少なくとも一つの冗長回路モジュールが設けられてお
   り、前記冗長回路モジュールはプログラム可能な識別回
   路を有しており、前記回路ブロック内に複数個の置換可
   能な回路モジュールが設けられており、各置換可能な回
   路モジュールは前記置換可能な回路モジュールが置換さ
   れるべき場合に活性化されるディスエーブルスイッチを
   有することを特徴とする装置。
2. 【請求項２】 請求項１において、前記識別回路が識別
   コードを格納するための複数個のプログラム可能なメモ
   リ要素を有することを特徴とする装置。
3. 【請求項３】 請求項２において、前記メモリ要素がヒ
   ューズであることを特徴とする装置。
4. 【請求項４】 請求項２において、前記メモリ要素がア
   ンチヒューズであることを特徴とする装置。
5. 【請求項５】 請求項２において、前記メモリ要素がプ
   ログラム可能なリードオンリーメモリであることを特徴
   とする装置。
6. 【請求項６】 請求項１において、前記ディスエーブル
   スイッチの各々がプログラム可能な要素であることを特
   徴とする装置。
7. 【請求項７】 請求項６において、前記プログラム可能
   な要素がヒューズであることを特徴とする装置。
8. 【請求項８】 請求項６において、前記プログラム可能
   な要素がアンチヒューズであることを特徴とする装置。
9. 【請求項９】 請求項６において、前記プログラム可能
   な要素がプログラム可能なリードオンリーメモリである
   ことを特徴とする装置。
10. 【請求項１０】 請求項１において、前記置換可能な回
    路モジュールの各々が識別回路を有することを特徴とす
    る装置。
11. 【請求項１１】 請求項１０において、前記識別回路が
    プリセットした識別コードを画定する要素を有すること
    を特徴とする装置。
12. 【請求項１２】 請求項１０において、前記識別回路が
    デコーダ識別コードを画定する要素を有することを特徴
    とする装置。
13. 【請求項１３】 請求項１０において、前記識別回路が
    プログラム可能な識別コードを画定する要素を有するこ
    とを特徴とする装置。
14. 【請求項１４】 基板上に形成した半導体回路装置にお
    いて、前記基板上に複数個の回路ブロックが設けられて
    おり、各回路ブロックはほぼ同一の寸法であり且つ格子
    状に配列されており且つ各ブロックが複数個の回路モジ
    ュールを有しており、前記回路ブロックの各々を相互接
    続するために各回路ブロックへ延在して前記基板上に設
    けられている信号線を有する相互接続回路が設けられて
    おり、前記回路ブロックのうちの少なくとも二つが前記
    相互接続回路により一体的に接続可能であることを特徴
    とする装置。
15. 【請求項１５】 請求項１において、前記相互接続回路
    が複数個の相互接続セグメントを有しており、各セグメ
    ントが信号線と冗長信号線とを有することを特徴とする
    装置。
16. 【請求項１６】 請求項１５において、少なくとも一つ
    のセグメントがインラインプローブパッドへ接続されて
    おり、セグメント内及びセグメント間の欠陥に対するセ
    グメントのテストを前記プローブパッドをプローブする
    ことにより実施することが可能であることを特徴とする
    装置。
17. 【請求項１７】 請求項１６において、少なくとも一つ
    のセグメントが前記セグメント内の少なくとも一つのト
    ランジスタ接続線を有しており、開放欠陥に対するセグ
    メントのテストが前記プローブパッドのプローブ動作に
    より実施することが可能であることを特徴とする装置。
18. 【請求項１８】 請求項１４において、前記相互接続回
    路が前記信号線の少なくとも一つと前記回路のＩ／Ｏポ
    ートの間に接続された少なくとも一つのトランシーバを
    有することを特徴とする装置。
19. 【請求項１９】 請求項１４において、前記相互接続回
    路が、一つの回路ブロック内の信号線のうちの少なくと
    も一つと第二回路ブロック内の信号線のうちの幾つかと
    の間に接続された少なくとも一つのトランシーバを有す
    ることを特徴とする装置。
20. 【請求項２０】 請求項１９において、前記トランシー
    バが各々がトライステート制御される受信器と送信器と
    を有することを特徴とする装置。
21. 【請求項２１】 請求項１４において、前記信号線が複
    数個のデータ線と、１本のクロック信号線と、複数個の
    制御線とを有しており、前記クロック信号線が、前記デ
    ータ線が前記モジュールへ及び前記モジュールからのデ
    ータを担持するのと同一の方向で前記モジュールへ及び
    前記モジュールからのタイミング信号を担持することを
    特徴とする装置。