JPS5811710B2 - シユウセキカイロガタキオクソウチ - Google Patents

Description

【発明の詳細な説明】 本発明の分野 本発明は、データ処理システム用記憶サブシステム、特
に全ての能動記憶素子が例えばシリコンのような共通基
板上に集積回路として形成された導体−絶縁体一半導体
（ＣＩＳ）装置から成るブロック・アドレス可能なラン
ダムアクセス記憶装置に関する。

本発明の背景 データ処理システムの記憶サブシステムは、記憶容量が
増大しかつ学位記憶当りの価格が減少し並びに記憶デー
タのアクセス容易性が減少する順序、で構成された複数
の記憶ユニット・タイプの階層である、と考えられる。

その記憶階層のデータの山の基底にはデータ処理システ
ムにより使用可能な多量の記憶情報があり、この情報は
、即時でなく比較的長い待ち時間、即ち所望データがど
こにおかれているかを見出しそれをデータ処理装置へ転
送開始する時期期間後に得られる。

大容量記憶ユニットによって使用される媒体は、例えば
活気テープ、パンチ紙テープ及びカード並びに磁気カー
ド等である。

革位記憶当りの価格は極めて低いが、かかる媒体を使用
する大容量記憶装置は。

物理的にその媒体を移動しなければならず、結局極めて
長い待ち時間を与える。

上記記憶階層の頂点には限られた量の頻繁に使用される
データのみを記憶する小型の超高速記憶装置がある。

キャシュ又はスクラッチパッド記憶装置と称するかかる
超高速記憶装置は、その価格が高いので大きさが制限さ
れる。

その記憶階層のキャシュ記憶装置と大容量記憶装置との
中間には、主記憶装置及びバルク記憶装置がある。

主記憶装置は高使用頻度のデータを保持し、従って磁気
コア又は半導体装置のような比較的高速の素子から成る
。

主記憶装置の学位記憶当りの価格は概して高いがキャシ
ュ記憶装置はどではない。

大記憶容量を必要とするデータ処理システムは。

追加の高速の磁気コア又は半導体記憶装置から成るバル
ク記憶装置を使用する。

しかし高速バルク記憶装置はしばしば極めて高価であり
、従って、例えば装置表面に各データ・トラックに対す
る読出し／書込みヘッドを有するような低速で安価な磁
気ディスク又はドラム装置を使用する。

そのトレードオフは、非常に短い実際上塔の待ち時間（
例えば５００ナノ秒又はそれ以下）及び高価と。

これに対し長い待ち時間（１０マイクロ秒）及び安価と
、に特徴がある。

より長い待ち時間を有する更に安価なバルク記憶装置１
例えば可動ヘッドを有する磁気ディスク又はドラム（表
面当り１つのヘッドの装置）も使用されうる。

従来のバルク記憶装置は、記憶容量が大きくかつ学位記
憶当りの価格が安い利点がある反面、待ち時間が長い欠
点が伴う。

本発明は、記憶階層においてキャシュ記憶装置と非常に
安価で大容量かつ待ち時間の長い大容量記憶装置との間
の記憶装置と置換するための新規なタイプの記憶ユニッ
トを提供する。

従来技術に対する本発明の利点は、最近の大規模データ
処理システムにおいてもつともよく実現され、このシス
テムにおいては全記憶容量は２つの機能部分、即ち作業
記憶部及び補助記憶部に分けられる。

初期の計算機システムにおいては、実行されるプログラ
ムはたとえ各プログラムの大部分が長時間使用されてい
なくても全て作業記憶部に置かれており、重要な作業記
憶空間を拘束している。

より進歩したシステムでは、各プログラムの活動部分の
みが作業記憶部を占有しており、そのプログラムの残部
は例えばディスク記憶装置のような補助記憶装置に自動
的に記憶される。

かかるシステムにおいて、作業記憶部空間は、管理制御
サブシステムによって、各プログラムの実行に従ってプ
ログラム夫々の変化する要求を満足するように割付され
る。

管理制御サブシステムは、コンピュータの作業記憶部を
動的に管理する装置であり、それによって１つのプログ
ラムが又は多重プログラム状態における２つ以上のプロ
グラムがたとえその全プログラムの大きさが作業記憶部
の容量を越えたとしてもコンピュータによって実行でき
るようにする。

従って、最近のデータ処理システムは、比較的大容量か
つ比較的低速度の補助記憶部と、これと協調して動作す
る比較的小容量でかつ比較的高速の作業記憶部とを備え
た記憶部階層におおよそ組織される。

そのデータ処理システムは、情報を読出すか又は書込む
ために記憶領域に対するアクセスの大部分が作業記憶部
からであるように組織され管理されているので、結果そ
のシステムのアクセス時間が強化される。

アクセスの大部分を比較的速い作業記憶部から来るよう
にするため、複数の情報ブロックは、論理回路によって
遂行される所定アルゴリズムに応じて、作業記憶部と補
助記憶部との間で交換される。

１ブロツクは、一定量のデータ又はページ、セグメント
又はデータ群のような用語によって規定されたデータを
定め、その量はビット、バイト、キャラクタ−又は語の
組合せである。

プログラム又はサブルーチンは１つ又はそれ以上のデー
タ・ブロックから成る。

データ・ブロックはある時刻には１つの物理的記憶位置
に、他の時刻には別の物理的記憶位置にあり、従ってデ
ータ・ブロックは記号又は有効アドレスによって認識さ
れ、この有効アドレスは、そのデータ・ブロックが現在
配置されている特定の物理的記憶ロケーションを識別す
る絶対アドレス即ち実際のアドレスと動的に関係づけら
れねばならない。

データ処理システムの速度は、アクセス時間即ちアドレ
スされたデータをアクセスできる速度の関数であり、更
に、このアクセス時間は、補助記憶装置の待ち時間によ
って決まるような記憶階層内の種々の記憶装置の間での
相互作用の関数である。

従って総合システムの観点から、補助記憶部の最も望ま
しい特性は、データ・ブロックを直接アドレス（即ち仮
想アドレス）してそのデータ・ブロックを自動的に作業
記憶部に移動させ、待ち時間を中央システムの交換アル
ゴリズムの転送速度によってのみ決めさせる。

能力である、理想的には補助記憶部は、作業記憶部プロ
セサ・インターフェースでの待ち行列遅延に適合するよ
うに瞬時にそのデータ転送速度を調節できるべきであり
、従って作業記憶部をロードしている種々なシステムを
捕えている間、最高転送速度を提供する。

上述の背景から１機械的に回転される磁気記憶媒体を有
する従来の補助記憶部の欠点は、従来システムが比較的
長い待ち時間及び機械的制限による定まった最小転送速
度を特徴としている点から明らかである。

従って、望ましいことは、多量のデータを記憶するため
そして作業記憶装置と通信するように接続されて処理に
必要とされるときプログラム及び情報を作業記憶装置へ
供給するための比較的安価で可変レコード寸法のブロッ
ク転送用補助記憶装置を提供すること、処理されたデー
タを出力装置へ転送するに先立って作業記憶装置から受
信された処理済みデータ用の一時記憶装置を提供し、並
びに仮想的に零の待ち時間でかかるデータ・ブロックの
交換を提供することである。

更に、望ましいことは、可変アドレスがデータ・ブロッ
クに自由に割当られそして定まったアドレス指定の必要
性が除去された仮想記憶システムにおいて、使用可能な
補助記憶装置を提供することである。

その結果、記憶サブシステム内での記憶装置の小型化は
、情報を新たな記憶ロケーションに書き込むよりはむし
ろアドレスを再割当することによって簡単に達成できる
。

またページングされた記憶システムにおいて、ページ・
テーブル 。

（仮想アドレスを絶対アドレスに関係づける）及びコア
・マツプ（空き空間及び使用空間のリスト）の必要性が
除去されて、記憶空間及び記憶サイクル時間が相当節約
される。

半導体大規模集積回路（ＬＳＩ）は、かかる補助記憶装
置の製造のための設計の融通性、信頼性、大きさ及び価
格の点で本質的に有利である。

従来技術に２いてはＬＳＩ装置を製造するために３つの
基本的方法がある。

第１の方法は普通「ディスクリーショナル・ワイヤリン
グ法」と称される技術を使用しており、この技術では同
一の基本回路の群が争−半導体片に多数の複雑な機能を
提供するため多重レベルの金属化物と相互接続されてい
る。

この技術は半導体ウェハー上により大きな回路の構成に
必要な多くの有用な基本回路を形成することを特徴とし
ている。

それら基本回路は、一般に論理回路、トリガ段等であり
、前述のモノリシック回路に比して比較的簡単な回路で
ある。

基本回路は１例えばシフトレジスタ、記憶アレー又は演
算ユニットのようなより大きな素子を形成するように相
互接続されている。

各基本回路は相互接続に先立って試験され、動作可能な
回路のみが目的の素子を形成するように接続されて使用
される。

多点プローブを有する自動試験器が。各基本回路を試験
するためコンピュータによって制御される。

多点プローブは、順次移動又は階動して各基本回路と接
触し、所定回路機能を試験する。

その試験結果の情報は、高速コンピュータでの処理のた
め磁気テープに記憶される。

その試験に続いて、コンピュータは記憶されている試験
結果からディスクリーショナル相互接続パターン・デー
タを発生し、そのデータはウェハー上の動作可能な基本
回路のみを接続し欠陥回路をさけるパターンを規定して
いる。

次いで、この相互接続パターン・データは写真技術で独
自なディスクリーショナル・マスクを発生する自動マス
ク発生システムに供給される。

そのマスクを使用してＡ動作可能基本回路を相互接続す
るためリード線がエッチされる。

ディスクリーショナル・ワイヤリング技術は非常に高度
の回路集積を提供するが、この方法は有効基本回路間の
接続を行なうために各ウェハーに対して別々のマスクが
必要であるので不利である。

各マスクは一度使用した後段に立たない。

第２の周知技術は、単一モノリシック回路を形成するた
め注意深く制御され１歩留りが改善されたカスタム相互
接続パターンを使用する。

この方法は、周知の拡散、マスク及び気相堆積技術によ
って共通基板上に複数の相互接続された独自の回路素子
を形成する。

従って、しばしば数十個の独自な回路素子を有する複雑
なモノリシック回路が形成される。

複数のかかる大規模回路が半導体基板上に形成され、そ
れらに接触される。

しかしその欠点は、モノリシック回路を構成する複数の
独自の回路素子の一つつ故障する可能性のため、歩留り
が低い点である。

もしそれら回路素子の一つのみが悪いと、モノリシック
・アレー回路全体が使用不能となり破棄しなければなら
ない。

第３の方法は、１９７２年１月１２日に出願された［半
導体マスメモ１月と題する米国特許出願第３０７．３１
７／１９７２に開示されている。

その一実施例の記憶サブシステムにおいては、共通した
固有母線によって相互接続された複数のＬＳＩ記憶アレ
ーが切断されていない半導体材料ウェハー上に形成され
ている。

その形成後に各アレーは順次多プローブ・ステップ・ア
ンド・リピート・テスターによって試験され、独自のア
ドレスが各動作可能アレーに割当てられて記憶される。

動作不能アレーは、各アレーの一部として形成されてい
る接続分離装置によって母線から電気的に分離される。

この方法は、上記従来の２つの方法の欠点を除去するが
、後の製造プロセスの部分として各アレーに半永久的な
独自のアドレスの割当てを必要とする。

これは、仮想アドレスを絶対アドレスに翻訳するために
記憶システムにおいてページ・テーブルを必要とする欠
点がある。

またそれは製造時間を長くする。

更にこの方法は、各能動基板又はアッセンブリが少くと
も２Ｎ（Ｎはアドレス空間）のアドレス可能なアレーか
ら成るという製造上の制限のため、高歩留りのウェハー
の能力を消費するか又は低歩留りのウェハーを拒絶する
傾向がある。

この制限は製造プロセスに固有であり、それによって充
分な数の１グループ」が２Ｎの良好なアレーの組立体に
結合される。

最適な組立体の大きさは、試験及びアドレス装置の制限
により部分的に定められる。

従って組立体のレベルでの過剰な数の良好アレーが消費
される。

更に低歩留りウェハーの使用による空間的制限がある。

本発明の目的 従って、複数の可変歩留りの同一基本回路から成り、そ
れら基本回路が欠陥回路の選択的な分離を可能にする唯
一でないワイヤリング構成によって相互接続され、かつ
各基本回路が記憶サブシステムによって可変的にアドレ
スしうるような大規模集積アレーを提供するのが望まし
い。

従って１本発明の主な目的は、データ処理システム用の
改良された半導体記憶サブシステムを提供するにある。

本発明の他の目的は、データ処理システム用の改良され
た仮想的に待ち時間が零の補助記憶装置を提供するにあ
る。

本発明の他の目的は、データ処理システムにおいて作業
記憶装置の大きさを減少させて従ってその価格を減少さ
せる改良された補助記憶装置を提供するにある。

本発明の他の目的は、半導体ＬＳＩ回路から成る補助記
憶装置を提供するにある。

本発明の他の目的は１機械駆動式の磁気媒体を有する記
憶装置に代わるソリッド・ステート記憶サブシステムを
提供するにある。

本発明の更に他の目的は、能動素子が半導体基板上に形
成された集積回路から成り、パッケージングがウェハー
・レベルでなされるようなデータ処理システム用の改良
された記憶サブシステムを提供するにある。

本発明の更に他の目的は、データ処理システムの作業記
憶装置との通信のために接続され１作業記憶装置空間の
有効な使用を与える、安価で、仮想的に待ち時間が零で
、可変のレコードの大きさがあり、ブロック転送可能な
補助記憶装置を提供するにある。

本発明の更に他の目的は、各能動記憶要素にその記憶素
子の状態に応じて唯一のアドレスが割当て及び再割当て
される。

データ処理システム用の改良された記憶サブシステムを
提供するにある。

２ 本発明の更に他の目的は、能動記憶素子が１つの記
憶要素にのみ唯一のアドレスを記憶せしめる禁止機構に
よって相互接続されている１選択的に分離可能な半導体
ＬＳＩ回路から成る記憶サブシステムを提供するにある
。

本発明の更に他の目的は、能動記憶素子の１つのみが唯
一のアドレス信号に関連した記憶機能指令に応答する、
選択的に分離可能な半導体ＬＳＩ回路から成る改良され
た記憶サブシステムを提供するにある。

これらの目的は本発明に依れば、共通の固有母線によっ
て相互接続された複数のＬＳＩ記憶アレーが半導体非切
断ウェハー上に形成されている記憶サブシステムを設け
ることによって達成される。

各アレーは、処理動作の中でデーヨ処理システムによっ
てそのアレーに割当てられる独自のアドレスを記憶する
ために可変的にアドレス可能なアドレスレジスタを含ん
でいる。

禁止回路は全てのウェハー上の全てのアレーに結合して
いるので、非割当てアレーのプールから１個のみのアレ
ー６％答して独自に割当てられたアドレスを記憶する。

各アレーは順次製造プロセス時に多プローブ・ステップ
・アンド・リピート・テスターによって試験され、作動
不能アレーは各アレーの一部として形成されている接続
分離装置によって母線から電気的に分離される。

以下図面を参照して本発明を説明する。

データ処理システム（全体） 第１図はシステム制御器２を介しぞ作業記憶装置４及び
入出力マルチプレクサ（ＩＯＭ）６に接続されたプロセ
サ１を有する代表的なデータ処理システムのブロック図
を示す。

作業記憶装置の附加モジュール４ａが設けられる。

入力データを供給し出力データを受信するための複数の
周辺サブシステム装置８が１０Ｍ６に接続されている。

１つ又はそれ以上の装置８ｎ、８ｍが周辺サブシステム
制御器１０を介して１０Ｍ６との通信のために接続する
。

代表的なデータ処理システムの各構成装置の詳細につい
ては米国特許第３，５８８，８３１号。

第３，４１３，６１３号及び第３，４０９，８８０号を
参照されたい。

ＩＯＭの詳細は本出願と同時の米国特許出願第１０８，
２８４号に開示されている。

補助記憶装置１２は１０Ｍ６に接続する。

また補助記憶装置１４はサブシステム制御器１５を介し
てデータ処理システムと通信するために接続する。

第２図に詳細に示した制御器構成は周知の制御器構成と
両立し得るものである。

その制御器は本発明の部分を構成するものではなく、そ
の制御器の構造はただ補助記憶装置１４とデータ処理シ
ステムとの間のインターフェースを確立するのに充分な
程度記載されている。

制御器１５の構造及びその動作の詳細は代表的なもので
ある。

そのより詳細な記載は前述した米国特許及び出願に認め
られる。

システム制御器２は、インターフェース・リード線３４
を介して制御器１５に接続信号を供給することによって
補助記憶装置１４ち中央システム間のデータ交換を開始
する。

タイミング及び制御ユニット３６は、データ処理システ
ム内の他のユニットからの信号及びパルスを受信し、そ
して制御器１５の内部動作を制御する制御信号及びタイ
ミング・パルスを発生するように作動し、その内部動作
と同時にかつこれに応答して他のユニットへの転送のた
め他の制御信号及びタイミング・パルスを発生し、それ
によってそのシステム内の独立動作要素間の同期を維持
する。

第２図に全体をＣ８で示す特別の制御信号を論理的に得
そしてタイミング・パルスをデータ処理システム内の正
確に規定された状態に応じである正確な規定時間に発生
する正確な態様は、従来技術において常識的事項となっ
ている。

尚、その詳細については上述の米国特許を参照されたい
。

ＪＸＯＯ−３５信号がシステム制御器２からの情報信号
母線３７に与えられるとき、タイミング及び制御ユニッ
ト３６は上記接続信号に応答して適当な時点で制御器１
５の種々の要素に情報信号ＪＸＯＯ−３５を転送する。

命令、アドレス及びデータ情報を含む情報信号ＪＸＯＯ
−３５は、夫々命令レジスタ３８、アドレス・レジスタ
４０，４１及び入力データ・レジスタ４２へ転送される
。

システム制御器２と補助記憶装置１４との間の同期的動
作は、例えばインターフェース線４４を介してタイミン
グ及び制御ユニット３６に至る作業記憶タイミング・パ
ルスであるりランク・パルスＪＣＬを供給することによ
って達成される。

代替的には、リランク・パルスはタイミング及び制御ユ
ニット３６内の主クロック（図示せず）によって発生さ
れる。

本実施例においては、３つのクロック・パルスがクロッ
ク母線４５を介して制御器１５により補助記憶装置１４
へ供給される。

アドレス・レジスタ４０の出力信号ＡＤＤＲＯ−１１は
、複数の補助記憶装置組立体１４の各々における独自の
アドレスを認識する。

補助記憶装置１４内のデータのアドレス指定及び構成は
後述する。

入力データ、データ入力（ＤＡＴＡ ＩＮ）母線５１に
おける信号Ｄ１００−３５として補助記憶装置１４へ転
送される。

補助記憶装置１４からの出力データ信号ＤＳＯＯ−３５
は、データ出力（ＤＡＴＡ ０ＵＴ）母線５３を介して
出力データ・レジスタ５４へ転送される。

出力データ信号は、信号ＤＮＯＯ−３５として、作業記
憶装置アドレス信号ＷＡＤ−７，１８−３２と共に順次
システム制御器２へ転送される。

ＷＡＯＯ−１９信号は、アドレス・レジスタ及びカウン
タ４１において発生し、情報信号ＪＸＯＯ−３５の作業
記憶装置アドレス素子から得られる。

アドレス・レジスタ及びカウンタ４１に保持されている
作業記憶装置アドレスは、出力データ信号ＤＳＯＯ−３
５によって表わされる新たなデータ項目が出力データ・
レジスタ５４へ転送される毎に、タイミング及び制御ユ
ニット３６からのＣ０ＵＮＴ制御パルスに応答して増分
される。

命令レジスタ３８の内容から取出されそしてインターフ
ェース・リード線５６を介して補助記憶装置１４へ転送
される命令信号は、補助記憶装置の動作を後述するよう
に制御する５ 多重処理状況において、数個のプログラム又はプログラ
ム・セグメントは、実行の種々の段階において同時に作
業記憶装置内に存在する。

その存在するプログラムのあるものの実行は、そのプロ
グラムの他のセグメントを検索するため又は作業記憶装
置から他のプログラムを呼出して作動状態にするため補
助記憶装置をアクセスする要求に因り、しばしば遅延さ
れる。

それらプログラムは、補助記憶装置のアクセス時間と管
理制御サブシステムの交換アルゴリズムに固有の待ち行
列遅れとの和に等しい長さの時間だけ遅延される。

データ処理システム用の管理制御サブシステムは、米国
特許第３，６１８，０４５号に記載されている。

アクセス時間は、制御ユニットが記憶装置に又はそこか
らのデータ転送を呼出す時点とその動作が完了する時点
との間の時間間隔で定義される。

アクセス時間は記憶装置の待ち時間と転送時間との和で
ある。

転送時間は、記憶装置に又はそこからのデータ転送が開
始する時点とそれが完了する時点との間の時間間隔であ
る。

前述したプログラム実行遅れが生じるので、プロセサを
作動させ続けるために充分な数のプログラムが作業記憶
装置に存在していなければならない。

平均アクセス時間がより短い場合、より少ないプログラ
ムしか作業記憶装置になくてもよく、必要とされる作業
記憶装置はより小さくてよい。

本発明は、マルチクス（ＭｔＪＬＴＩＣ８）システムの
ような多重処理仮想記憶システムに役立つことを見出し
た。

記憶詰め合せルーチン、ページ・テーブル、及びコア・
マツプのような複雑かつ時間のか〜る記憶管理ルーチン
が除去され、従って実質的に平均アクセス時間を減少し
て作業記憶装置の大きさを小さくする。

記憶詰め合せに関して、記憶セグメントの配置及び不作
動化の処理の間、アドレス空間に穴が現われるのがわか
る。

しばしばこれらの穴は新たな割付けによって完全には満
されず、使用できない微小空間が記憶装置のあちこちに
散在している。

チェックしないでおくと、記憶空間全体に相当大きな大
部分が生じる。

記憶詰め合せルーチンは、普通アドレス空間の低い端に
向って全ての存在データを周期的に移動させるために使
用され、使用されていない微小部分を満してアドレス領
域の高い端に利用可能な空間の大きなプールを開放する
。

記憶空間を詰め合せするためデータは古いアドレス・ロ
ケーションから読み出されてアドレス空間の低い端にお
ける新たなロケーションへ再書き込みされる。

この種のデータ転送は時間の浪費である。

例えば、５１２ビツト・シフト・レジスタの内容の読出
し及び再書き込みには１０２４記憶サイクルを必要とす
る。

本発明は、記憶装置内でのアドレスの再割当てによって
記憶の詰め合せを簡単に行なう。

全記憶セグメントは、記憶セグメントを構成するアレー
のアドレス・レジスタに記憶されているアドレスを変え
ることによって、新たなロケーションが割当てられる。

これは１つの記憶サイクルで達成され、１０２４：１の
ゲインを示す。

固定又は絶対アドレス指定を使用する記憶システムにお
いて、ページ・テーブルは、記憶セグメントのページに
割当てられたアドレス（仮想アドレス）をページが実際
に記憶されている記憶システムの物理的アドレス（絶対
アドレス）へ関係づけることが要求される。

各データ転送に関して、ページ・テーブルが参照されな
ければならず、１つ又はそれ以上の余分の記憶サイクル
を加える。

本発明においては、アドレスを記憶装置全体に自由に割
当てできるのでページ・テーブルは除去されている。

記憶装置の任意の所与部分に割当てられるアドレスはあ
る任意の物理的アドレスではなく学なるページ番号であ
る。

空き及び使用中の記憶空間を表にしたコア・マツプも本
発明においでは除去され、更に記憶転送時間を減少する
。

禁止チェインの使用により、まず１つのグループ内のア
レーを５次いでアツセンブリ内の複数のグループを、次
いで複数のアッセンブリを、使用されていないアレーの
プールに連結し、空き空間リストがハードウェアの使用
を通して自動的に作成され、それによって割当てられる
べき新たなアドレスは実際に空き空間リストのトップへ
割当てられる。

使用されているアレーは自由になる時間まで空き空間リ
ストから自動的に落され、そして自由こなったときそれ
ら空間は禁止チェインに再吸収されることにより再び空
き空間リストに入る。

データ記憶サブシステム（物理的説明） 本発明の個々の物理的要素を説明するために使用される
一般的用語を下記の通り定義する。

「アレー」は、複数の電気的に接続された記憶セル、入
出力母線部分、及び接続分離装置を含むオーバーヘッド
回路から成る。

各記憶セルは、情報の１ビツトを記憶する。

アレーはアドレス可能な最小物理整位体である。

絶対アドレスは、各アレーのオーバーヘッド回路に記憶
される。

「基本回路」と「アレー」の要語は交換可能に使用され
。

る。

「グループ」は、共通基板上の複数の電気的に接続され
たアレーから成る。

そのグループは任意数の欠陥アレーと共に動作する。

そのグループは。もし接続分離装置又は入出力母線部分
が欠陥であるとき動作不能である。

「モジュール」は、同−基板又はウェハー上の１つ又は
それ以上の電気的に分離可能なグループから成る。

そのモジュールは任意数の欠陥グループと共に動作しう
る。

このモジュール・レベルにおいてパッケージングが導入
される。

「ウェハー」と１モジユール」なる用語は交換可能に使
用されるが、「ウェハー」は一般にパッケージングされ
ていないモジュールと考えられる。

「アツセンブ１」は、外部回路パッケージ例えばクロッ
ク駆動器及びセンス増幅器を伴なった、１つ又はそれ以
上のモジュールから成る。

アッセンブリ中のアドレス可能な動作可能アレーの数は
、本発明の一実施例によればアドレス番号の基数の整数
束であると考えられる。

本発明の他の実施例（第１０図）によれば、相互接続さ
れた１群のアッセンブリ内の全アレーの数がアドレス番
号の基数の整数束であるとすると、アッセンブリ中の動
作可能アレーの数は可変である。

記憶の「セグメント」は、複数のアッセンブリ又は複数
群のアッセンブリから成り、各アッセンブリ又はアッセ
ンブリ群は別々に接続された入力リード線及び別々に接
続されたデータ出力リード線を有し、またアッセンブリ
は共通アドレス線を有し、それによってブロック・アド
レス可能な記憶装置を形成する。

「カード」は、プリント回路板上の１つ又はそれ以上の
アッセンブリから成る。

補助記憶装置の組織要素（即ち分離可能な物理要素を成
さない要素）は「データ・ブロック」である。

データ・ブロックは、ビット、バイト、キャラクタ又は
語の組合せである固定量のデータである。

データ記憶サブシステム（全体） データ処理システムの種々の記憶構成要素は、記憶階層
と称されるものを形成する。

第３図は。作業記憶装置１６及び補助記憶装置１７を有
する。

代表的な記憶階層の図を示す。

第３図の大きい三角形内の複数の領域の大きさは、表示
された種々の装置及び機能の相対的記憶容量を示す。

従ってキャシュ記憶装置１Ｂは最小の記憶容量を有し、
磁気テープのような大容量記憶装置１９は多量のデータ
を記憶する。

第３図の記憶階層の種々の要素の位置は、学位記憶当り
の相対的価格とその装置に固有なアクセス時間の両者を
示す。

例えば１トラツク１ヘツド装置２０は、１表面１ヘツド
装置２２と比べ学位記憶当りの価格が高くかつアクセス
時間が早い。

主記憶装置２４は、一般に一致電流磁気コア記憶装置又
は半導体装置記憶装置のような、１つ又はそれ以上の高
速アクセスで、零の待ち時間を有し、ビット当りの価格
が高い装置である。

コンピュータ記憶装置の待ち時間は、制御ユニット（例
えば第１図の１０Ｍ６又は制御器１５）が記憶装置へ又
はそこからのデータ転送の詳細（例えばアドレス）を通
知する時点と、その転送が開始する時点との間の時間間
隔で定義される。

作業記憶装置１６は、機能的存在として超高速のキャシ
ュ記憶装置１０を含んでもよく、またあるシステム・ア
ーキテクチャではそのキャシュ記憶装置に限定される。

なお、第３図において１本発明は、矢印２６で示す範囲
の記憶階層のユニットと置換するのに好適なＬＳＩ半導
体記憶ユニットを提供する。

システム・アーキテクチャにおける本発明の最も重要な
効果は、作業記憶装置１６の大きさが減少することであ
る。

本発明の補助記憶装置の代表的な物理的組織及び例示的
アドレス指定構成を第９図に示す。

データ項目６０は、命令及びアドレス情報を含んでいる
ように図示されている。

データ項目の長さは、代表的な配置を示すため３６の２
進桁として任意に選択されている。

３６ビツト語か又は記憶の大きさの限界を定める任意の
数かのいずれかに選択することは、本発明を何ら制限す
るものではない。

図示の実施例で、データ項目６０のビット０−７は、複
数のデータ・ブランクの各々の内の絶対アドレスをあら
れす。

２５６個の３６ビツト語で構成される９、２１６ビツト
から成るデータ・ブロック６２を第９図に示す。

そのデータ・ブロックは、第９図を参照して説明される
補助記憶装置１４内の最小アドレス可能記憶体である。

従って語の識別子であるデータ項目６０のアドレス・ビ
ット０−７は補助記憶装置１４に転送されないが、制御
器１５のアドレス・レジスタ及びカウンタ４１（第２図
）内に保持される。

アドレス・ビット０−７は、データ・ブロックの１語が
補助記憶装置１４から制御器１５へ転送される毎に２進
的に増分され、そして語アドレスを作業記憶装置へ供給
するために使用される。

更に、第９図において、ブロック・アドレスをあられす
データ項目６０のビット１８−２９は、ＡＤＤＲＯ−１
１信号としてアドレス・レジスタ４０へ転送される付勢
Ｃ０ＮＴＲ０ＯＬ ５ＩＧＮＡＬ（Ｃ８）に応答して、
アドレス・レジスタ４０はアドレス信号ＡＤＤＲＯ−１
１を補助記憶装置１４の１セグメントへ転送する。

単一セグメント６８は３６個のアッセンブリ０〜３５か
ら成るように第９図に示されている。

アッセンブリ０は代表例であり、２５６Ｘ４，０９６即
ち１，０４８，５７６ビツトのデータの記憶容量を有す
る物理体即ち記憶装置をあられす。

１つのアッセンブリは４，０９６個の記憶アレーを含み
、各アレーは２５６ビツト・データを記憶する。

アッセンブリ０〜３５の各々からの１つのアレーは第９
図に示され、夫々ＡＯｘ−Ａ３５ｘで示す。

ＡＤＤＲＯ−１１アドレス信号は、アドレス母線６９を
介してセグメント６８の各アッセンブリ０〜３５へ転送
される。

書込み動作中、ＤＡＴＡＩＮ信号Ｄ１００−３５は、入
力データ・レジスタ４２（第２図）から第９図に示す如
くセグメント６８の対応アッセンブリ０〜３５へ夫々転
送される。

従って、所与アドレスＸに関して、データはセグメント
６８のアンセンブリ０〜３５の各々からの一つである。

３６個の記憶アレーＡＯＸ−Ａ３５ｘに書込まれる。

同様に、アドレスＸからの読出し動作中に、アレーＡＯ
Ｘ−Ａ３５Ｘの内容（各２５６２ビツト）は、各アレー
が信号ＤＳＯ０，０１〜３５としてビットずつ直列に、
ＤＡＴＡ ＯＵｌ母線５３を介して制御器１５へ転送さ
れる。

従って、アドレスされたデータ・ブロックは、補助記憶
装置１４から語ずつ直列に制御器１５へ転送される。

データ頂目６０のピント１４〜１６の２進表示は、対応
アドレスに対して実行される動作のタイプ、即ち読出し
、書込み、アドレス記憶、セットフリー、初期化及びリ
フレッシュ（８つの２進組合せの内の２つが使用されな
い）を決定する。

ビット１４〜１６の命令情報ＡＲ１４〜１６はその動作
の実行中命令レジスタ３８に保持される。

第１０図は、３６個のアッセンブリから成る第９図に示
す記憶セグメント６８が８倍に拡大されて各８個のアッ
センブリから成る３６群の記憶セグメント３６８となっ
た、補助記憶装置１４の変更拡大構成を示す。

例えば８つのアッセンブリから成る１つの群はアッセン
ブリ０°−０７を有し、第２の群はアッセンブリ１°−
１７を有する等である。

８つのアッセンブリから成る各群は、データ、アドレス
及び制御信号を伝送する共通母線によって相互接続され
ている。

例えば母線セグメント３２８及び３３０は、アッセンブ
リ０°−０７を結合する共通母線の部分を形成している
。

いずれか１つの群の関連する８つのアッセンブリを結合
する共通母線は、第２１図に示しかつ後述するタイプの
禁止伝播回路を保持する。

禁止回路は、特定の１群の８個のアッセンブリ内の全て
のアドレスされていない良好なアレーを「空き空間」プ
ールに連結しかつ各群の８個のアッセンブリ内の１つり
のアレーのみがアドレス母線６９を介してセグメント３
６８へ伝達される特定の独自なアドレスに応答すること
を確実ならしめる。

８個のアッセンブリ群当りのアドレス可能なアレーの総
数は８Ｘ４，０９６＝３２，７６８（又は２１５）であ
る。

第１０図の拡大セグメント３６８内の２１５アレーの何
れかをアドレスするため、アドレス帯域幅は、データ語
６０のビット１８−３２から成る１５ビツトに拡大され
る。

２の整数東側の数のアッセンブリは記憶セグメントを形
成するように群分けされ、上記８個のアンセンブリの群
分けは本発明の補助記憶装置が拡大される態様を示すに
すぎない。

第５図は、２つのグループ７１及び７２のアレーを有す
る基板７０から成るパッケージ前の１つのモジュールの
一実施例を示す。

各グループは対になった６４個のアレーを含み、例えば
左手グループ７２においてアレ一対７４ａ、７４ｂがあ
る。

アレーの１体部分としてかつこれらを相互接続するもの
として入出力母線７５が形成される。

母線７５は複数の母線部分７５ａ、ｂ、ｃ・・・ｍ・・
・から成る。

各母線部分はアレ一対を２分する。例えば母線部分７５
ｍは２つのアレー７４ｍ、７４ｎを２分する。

対応するグループ・オーバーヘッド領域７７．７８が各
グループ７１．７２に関連していてかつこれに隣接して
いる。

グループ・オーバーヘッド領域７７．７８は、グループ
・クロック駆動器のような外部コネクタ（図示せず）へ
接続するリード線を取付けるための複数のパッド７９を
就する。

入出力母線７５は、グループ母線７６によってオーバー
ヘッド領域７８に接続される。

第１２図は、基板８２の表笥８１上に形成された４つの
グループ８ａ＋ｂ、ｃ、ｄから成る組織を示すパッケー
ジ前のウェハーの他の実施例の平面図である。

各グループは、そのグループの周囲内にある点線によっ
て示される如き６４のアレーから成る。

対応するグループ・オーバーヘッド領域８３ａ、ｂ、ｃ
、ｄは各グループ８０ａ、ｂ＋ｃ、ｄと関連している。

２４個の接触パッド８４は、ウェハーのトリム線８５の
境界内のウェハー周囲に配設されている。

各オーバーヘッド領域８３ａ、ｂ、ｃ、ｄに関連してい
るより小型のパッド７９（第５図参照）は第８図に示さ
れていない。

第１２図に示したウェハー組織は、ウェハー製造中に外
部接続を行なう代替的方法を考慮している。

第５図は、外部接続のためグループ当り２４個のパッド
７９を有するモジュールを示す。

第１２図の変更実施例は、第５図のパッド７９に比べ比
較的大きい他のレベルの接触パッド８４を有する構成を
示す。

この第１２図の実施例において、４つのグループ・オー
バーヘッド領域８３の夫々の２４個のパッド（図示せず
）の各１つは、残りのグループ・オーバーヘッド８３に
おける２４個のパッドの対応するものと接続されている
。

従ってグループ８０ａ＋ｂ＋ｃｔｄの共通信号は、グル
ープ相互接続母線８６ａ＋ｂ＋ｃｒｄにより一緒にされ
て大型学−グループを形成する。

しかし、大型竿−グループは、１つ又はそれ以上のグル
ープ相互接続母線８６ａ、ｂ＋ｃ、ｄを切断することに
よってより小型のグループに分割しうる。

同様に、欠陥のあるより小型のグループはよりその大型
のグループから分離しうる。

例えばグループ８０ｃはグループ８ａ、ｂ及びｄから成
る大型グループから分離しうる。

１つのグループは、熱、電気、機械、放射性、電子ビー
ム等の適当なエネルギー源によって分離可能な破砕でき
るセクターによって分離しうる。

代替的には、例えば後述するようなタイプの接続分離回
路を使用しうる。

例えばフライ・ワイヤ・マスク堆積金属リード２線及び
又は拡散路である電気的導体８７は、グループ・オーバ
ーヘッド領域８３のパッド（図示せず）をモジュール接
触パッド８４へ接続する。

代替的には、各グループ８０ａ＋ｂｓｃ＊ｄは９６個の
モジュール接触パッド８４が設けられる個々の外部電気
接続を有するようにできる。

第２５図はパッケージ前のウェハーの一部の平面図であ
り、ウェハー上のアレーの組織の他の実施例を示す。

主母線３４０はウェハー３３２の中心を通ってボンド・
オーバーヘッド領域３３４内の結合パッド３３５に接続
されている。

グループ母線３３７は破砕できるセクター３３６を介し
て主母線３４０に接続し、これらセクターはフユーズ又
は電圧−プログラム可能なトランジスタの形をとりうる
。

グループ母線３３７は、ウェハー縁から約１００ミリ離
れた低歩留り帯３３３の縁に達する迄主母線３４０から
直角に延びる。

点線で示したアレ一部分１例えばアレ一部分３３９は。

低歩留り帯３３３中に延在しているアレ一部分をあられ
す。

これらのアレーはほとんど機能せず、アアレー／ウェハ
ー総合歩留りに勘定されない。

第２５図に示すウェハー組織と第５図及び第１２図に示
すものとの主な差は、グループの大きさくグループ当り
のアレー数）がウェハー上で可変でありかつウェハーの
機何学的大きさによって決定される５点にある。

第２５図の構成によると、円形シリコン・ウェハー上の
全ての利用可能な空間を利用することによって最大ウェ
ハー、パッケージ密度が得られる。

第５図、第１２図及び第２５図に示すモジュールは、ス
ケールが示してないが、グループは説明を容易ならしめ
るため拡大されている。

６４個の２５６ビツト・アレーを有する代表的グループ
は、実際上約１ｃｄ２の面積を占める。

本発明の補助記憶装置の図示例は、直径８ｃｍの円形シ
リコン基板を一辺５αｍの能動領域を有する基板に整形
した基板を有するモジュールから成る。

各基板はその上に形成された１、６００個のアレーを有
する。

１，６００個のアレーのうち約７０係即ち１，１２０個
が使用可能であり、実際の歩留りはもつと多いことがわ
かった。

そのモジュールは、使用可能な多数のアレーを含む単一
グループ、又はより少数のアレーを含む数個のグループ
から成る。

グループ当り又はモジュール当りの実際の良好なアレー
の数は重要なファクターではない。

欠陥アレーを相当数布するグループ（即ち低歩留りグル
ープ）は高い割合の良好アレーを含むグループ（高歩留
りグループ）と同等の有利さで使用できる。

入出力母線に１２のアドレス線があると仮定すると、ア
ッセンブリは２１２即ち４，０９６個の別々にアドレス
可能なアレーから成る。

従って本実施例は、４，０９６個の良好アレーを有する
複数ユニットにモジュール的に拡大可能である。

実際には、船積み、操作及び現場使用等により不良とな
るアレーを考慮して、各アッセンブリ内により多数の良
好なアレーを組込みうる。

第４図は、例えば１０個のモジュール９２を有する多層
プリント回路板９１から成る代表的カード９０を示す。

カード９１の領域９４は、クロック駆動器及びセンス増
幅器のようなアンセンブリ要素から成る回路パッケージ
９６の設置のために保存される。

カード・レベルでの回路及び回路の相互接続の詳細は従
来周知なのでここでは記載しないが１例えば１９６７年
）、ｖａｎ Ｎｏ５ｔｒａｎｄ社発行Ｒ０に、Ｒｉｃｈ
ａｒｄｓ著の「電子ディジタル部品及び回路」及び１９
７０年ＭｃＧｒａｗ−Ｈｉ１１社発行、Ｃｈｏｒｌｅｓ
Ａ、Ｈａｒｐｅｒ編著「エレクトロニクス用材料及び
プロセス・ハンドブック」を参照されたい。

各モジュール９２は複数の導線９８によって板９１のプ
リント回路要素に物理的に取付けられ、それらの導線は
更に電気的にモジュール回路パッド、例えば第２７図の
接触パッド８４又は第５図のパッド７９へ接続されてい
る。

〔アッセンブリ組織〕

本実施例において、アッセンブリは完全な２進アドレス
指定可能記憶単位として定義され、アドレス可能アレー
の数は２の整数乗である。

このアッセンブリ内の各アレーは後述のような方法で独
自の２進アドレスが割当てられている。

物理的にそのアッセンブリは、プリント回路板（第４図
参照）上に設けられた関連の２極クロツク、信号駆動器
及びセンス増幅器を伴なったモジュール集合体から成る
。

〔整合したセットの組織〕

この組織内のモジュールは、良好なアレーの総数が少く
とも所望アッセンブリ・アドレス容量に等しいようなセ
ットに構成される。

各モジュールは高歩留りのものと同様に低歩留りのもの
も使用される。

個々のアレーは、オンライン・アドレス指定が生じる前
はなんら独自のアドレス表示を有しない。

最初に、アッセンブリ内の全ての良好アレーは空き空間
リストを形成する。

アッセンブリのアドレス容量までの数のアレーの任意数
は、各々後述する禁止回路によって処理動作中に独自の
アドレスが割当てられる。

アドレスの独自性は自由アレーをチェイン状に配列する
ことによって得られ、その結果各自由アレーはチェイン
内のこのアレーより下の自由アレー全てを禁止すること
ができる。

禁止チェインは全ての自由アレーをプール状に連結する
ためにのみ使用され、そしてその禁止チェインはアドレ
ス指定には関与しない。

独自のアドレスに関連したデータは従って空き空間リス
トの最初に書き込むことができる。

空き空間リストの最初のアレーが一旦アドレスを割当て
られると、その自由アレーはリストから除去され、その
直ぐ下の自由アレーがリストの最初になる。

いずれの非自由アレーもその特定アレーの独自なアドレ
スと関連した特別の命令によって自由状態即ち空き状態
にリセットされる。

そのようにリセットされたアレーは空き空間リストへ再
び入る。

データは非自由アレーから、そのアレーをアドレスする
と共にその関連記憶装置の内容を読出すように命令する
ことによって読み出される。

第２０図において、４０９６個の動作可能アレーから成
るアッセンブリは、５８１個の動作可能アレーを含むモ
ジュール１と、９８５個の動作可能アレーを有するモジ
ュール２と、８２０個の動作可能アレーを有するモジュ
ール３と、６５５個の動作可能アレーを有するモジュー
ル４と、及び１０５５個の動作可能アレーを有するモジ
ュール５とを有する。

この組織は実際の歩留りに関係なく生成されたアレーを
最高度に利用する。

学位記憶当りの価格は、モジュール・レベルよりもむし
ろアッセンブリ・レベルで決定され、従ってモジュール
当りの良好アレーの平均数の減少による短期間の歩留り
変化は、低歩留りモジュールでさえアッセンブリを形成
するために使用しうるため、埋合せされる。

歩留りが増大するに従って、アッセンブリ・レベルでの
学位記憶当りの価格は、モジュールが１つのアッセンブ
リにおいてほとんど使用されないため、アレーを再設計
することなしに劇的に減少する。

アレーの全体的説明 第６図は左手側アレー１００ａ及び右手側アレー１００
ｂから成るアレ一対１００の平面図を示す。

部分のみを示しであるアレー１００ｂは左手側アレー１
００ａの鏡面像である。

複数の入力線から成る中央入力母線部分１００ｃは両ア
レー１００ａ、ｂをサービスする。

左手側アレー１００ａの左手の出力データ母線部分１０
０ｄは、アレー１００３の１本部分である。

他のアレ一対１０１の１部分がアレ一対１００に隣接し
て示されている。

中央母線部分１００ｃと１０１ｃ及び出力データ母線部
分１００ｄと１０１ｄは直線的に配列され１点線で示す
円形領域１０２，１０４中で夫々互いに接している。

また出力母線部分１００ｄは、アレー１００ａの左手に
隣接したアレー（図示せず）をもサービスする。

従って、中央入力母線部分１００ｃ及び出力母線部分１
００ｄから成る入出力母線部分は２つのアレーにサービ
スする。

集合的に、母線部分は入出力母線即ちそのグループ内の
全てのアレーに共通な信号分配システム形成する。

アレー１００ａを構成する種々の回路は第６図に点線で
示す、アレー１００ａによって占められる相対的面積は
必らずしも示していないが、それら回路の最適なレイア
ウトは当業者に明らかであるうそれら回路は、転送回路
１１８及び関連する接続分離制御器１２０、復調器２０
４．アドレス・レジスタ２０１、アドレス整合論理回路
１０６゜状態レジスタ２０３、禁止状態論理回路２０２
、記憶付勢論理回路２０５、記憶制御論理回路２０６、
クロック付勢及びクロック駆動回路１１０、シフトレジ
スタ１１２及びデータ出力駆動回路１１４を有する。

出力データは駆動回路１１４から出力データ母線１００
ｄへ転送される。

母線部分１００ｃからの入力信号は、母線１００ｃのリ
ード線の下にありかつこれに直角な複数のリード線（図
示せず）を介して隣接回路領域１１０，２０１゜２０２
．１０６，２０３，２０４，２０６及び１１８へ転送さ
れる。

本発明の一実施例はシリコン−ゲート・プロセスを使用
して製造される。

相互接続されたグループが複数の同じ基本回路から形成
される態様に関しては、米国特許出願筒３０７，３１７
号を参照されたい。

尚、この出願においては１本発明が開示するタイプのシ
リコン・ゲート半導体集積回路の製造における一連の操
作が詳細に記載されている。

第７図はアレーの一般的ブロック図を示す。

非独自の中央入力母線部分１００ｃは簡単にするため３
本の線に減少され、その内の１本の線は入力データを送
り、いま１本はアドレスを送り、そして最後の１本は制
御信号を送る。

実際にこれらの線は信号が並列に伝送される複数の線を
備えるべきである。

アドレス、制御及びデータ信号は、中央入力母線１００
Ｃに直角の入力線２０９−２１１を介してアレーへ送ら
れる。

接続分離パッドを有する接続分離制御器１２０は製造に
続く試験処理中に使用されて、転送回路１１８にＺＡＰ
信号を印加することにより中央母線１００ｃからアレー
を分離し、これによって入力線２０９−２１１とアレー
の内部回路要素との間の接続はそのアレーが欠陥ありと
決定された場合に切断される。

正常に機能するアレーの場合、そのアレーはデータ処理
動作中にアドレスされるのに先立って最初使用されてい
ない即ち自由状態にある。

状態レジスタ２０３は自由又は非自由の２つの状態のい
ずれか１つにある双安定要素（図示せず）を有する。

（Ａの反転をあられすＡ′及びＡの表示はいずれも使用
される。

）状態レジスタ２０３は、制御入力線２１０からの制御
信号に応答してアレーの状態を自由から非自由に変える
。

もしＩＮＨ−ＩＮがより高次の自由アレーから受信され
た禁止信号として定義され、ＳＡが記憶アドレスにアレ
ーを呼び出す制御信号として定義されると、状態レジス
タ２０３を非自由状態に変える特定の制御信号はＩＮＨ
−ＩＮ’・ＳＡである。

即ち、非自由状態（ＦＲＥＥ’）に変えるため、アレー
は禁止チェイン内のより高いいずれかの自由アレーによ
って禁止されてはならず、そのアレーは記憶アドレスへ
の命令を受信しなければならない。

非自由状態への変化とほぼ同時に、状態レジスタ２０３
は付勢信号ＳＡＲをアドレス・レジスタ２０１に伝送し
、アドレス入力線２０９を介して伝送される独自アドレ
スを受信させる。

このようにして、アレーは記憶サブシステム内で独自の
アドレスが割当てられる。

データは、制御線２１０上の書込み命令により、制御論
理回路２０７を介してデータ入力線２１１を通り記憶装
置１１２へ伝達されうる。

記憶装置１１２に記憶されているデータへのアクセスが
所望されると、そのアレーが、アドレスされ、そして同
時に制御線２１０を介して命令が与えられデータ出力母
線５３を介してデータを読出す。

自由状態にある場合、そのアレーは禁止チェイン内のそ
のアレー以下の全ての自由アレーへ禁止信号を送る。

この禁止信号はそのアレーが非自由状態に変るとすぐ落
され、それによってその次のアレーに独自のアドレスが
与えられる。

第７図において、アレー間での禁止信号の伝播は説明を
容易にするため中央母線１００Ｃの制御部によって遂行
されるように示されている。

後述するように別々の禁止線は、アレー間で禁止信号を
伝播するために本実施例で使用されており、ＩＨＮ−Ｉ
Ｎ信号は中央母線１００ｃの禁止線を介して伝達される
信号に応答してアレー自体内において発生される。

アレー（詳細ブロック図説明） 本発明は、試験に先立って完全に形成された多くの相互
接続された基本回路を有する大型非切断半導体ウェハー
を使用する。

１つの基本回路、即ちアレーの詳細ブロック図を第８図
に示す。

第８図は、第８ａ図及び第８ｂ図とから成り、第８ａ図
はアレーの左半分を示し、第８ｂ図は右半分を示す。

各アレーは２位相３クロック・ダイナミック・シフトレ
ジスタ１１２．ステップ・アンド・リピート・マスク作
成プロセスにおいて重畳することによって隣接アレーの
線に接続する複数の相互接続線を有する入力母線１１５
及び出力母線部５３、一組の接続分離装置即ち母線イン
ターフェースにおける転送回路１１８．母線１１５から
のアレーの分離を制御する接続分離回路１２０．独自の
割当てアドレスを記憶するアドレス・レジスタ２０１．
入来アドレスを記憶アドレスと比較し両者が一致した時
ＭＡＴＣＨ信号を発生するアドレス一致論理回路１０６
．復調器２０４、状態レジスタ２０３、禁止状態論理回
路２０２、記憶付勢論理回路２０５．記憶制御論理回路
２０６、クロック付勢回路１０９及びクロック駆動回路
１１０を有する。

入力信号は、入力母線１１５を介して各アレーへ転送さ
れる。

複数の拡散路１１６は、入力母線１１５からのアドレス
信号ＡＤＤＲＯ−１１を転送回路１１８を介してアドレ
ス・レジスタ２０１及びアドレス一致論理回路１０６へ
接続する。

拡散路１１７は命令信号を復調器２０４へそして拡散路
２１４はＤＡＴＡ ＩＮ入力信号を記憶制御論理部２０
６へ転送回路１１８を介して接続する。

更に拡散路２１２はＩＮＨ−ＩＮ、ＩＮＨ−ＯＵＴ及び
ＧＲＯＵＰ ＦＬＡＧ信号を転送回路１１８を介して禁
止状態論理回路２０２へ接続する。

拡散路２１３はクロック信号ＣＬＰ、ＣＬｌ及びＣＬ２
をクロック駆動回路１１０へ接続する。

全てのアレーは最初（製造時）母線１１５から分離され
ており、転送回路はＺＡＰ信号によって非作動とされて
いる。

最初のウェハー試験中、動作可能アレーは接続分離制御
器１２０によって母線１１５へ接続される。

接続分離制御器１２０は、多プローブ試験器（図示せず
）のような外部電源からプローブパッドＰ１へ印加され
る接続電圧に応答して、ＺＡＰ’信号を発生して転送回
路１１Ｂへ転送する。

ＺＡＰ’信号は転送回路１１８を付勢し、入力信号を母
線１１５からアレーへ転送させてアレーを接続する。

欠陥アレーはＺＡＰ信号によって非作動のままとされる
。

また電源電圧Ｖｓｓ及びＶｇｇは、電源電圧路と破砕で
きるセクター又は他の適当な接続分離装置によって欠陥
アレーから除去される。

転送回路１１８の詳細及びその動作は米国特許出願第３
０７，３１７号に開示されている。

復調器２０４は聞知構造の３×８復調器であり命令線１
１７を介して受信された３ビツト２進語を６つの命＞（
８つの出力のうちの２つが使用されない）即ち読出しＲ
Ｄ、書込みＷＲ，ＪフレッシュＲＥＦ、初期化ＩＮＩＴ
、セット・フリーＳＦ及び記憶アドレスＳＡへ復調する
。

最初の３つの復調命令は線２１５を介して記憶付勢論理
回路２０５へ伝達され、一方残りの３つの復調命令は線
２１６を介して状態レジスタ２０３へ伝達されるう 線２１７−２１９は禁止状態論理回路２０２を禁止チェ
インに関連した中央母線１１５の線２００及び２２１に
接続する。

また禁止状態論理回路は状態レジスタ２０３が自由状態
の時、線２２５を介して自由信号を受信する。

アレーが禁止チェイン内のそのアレーより上の自由アレ
ーによって禁止されるとき、禁止状態論理回路２０２は
ＩＮＨ−ＩＮ信号を線２２７を介して状態レジスタ２０
３へ伝達する。

その高次の禁止が解除されるとき。状態レジスタ２０３
への入力はＩＮＨ−ＩＮ’に切換る。

状態レジスタ２０３は、アレーのアドレスを行なう前は
自由状態にある。

状態レジスタ２０３は。また初期化命令か、あるいは線
２２８を介しアドレス［致論理回路１０６からのアドレ
スＭＡＴＣＨ出力と同時に生ずるセット・フリーＳＦか
のいずれかにより、如何なる時でも自由状態へセットで
きる。

全ての高次のアレーが使用されておりかつ第８図に示す
例示アレーにデータを記憶することが望まれる時、状態
レジスタ２０３はＳＡＲ付勢信号をアドレス・レジスタ
２０１へ伝達し、それによってアドレス線１１６を介し
て受信された入来アドレス信号を記憶させる。

ＳＡＲ信号はその論理状態、即ちＩＮＨ−ＩＮ’・５Ａ
−ＦＲＥＥ−ＣＬの状態下で状態レジスタ２０３によっ
て伝達される。

即ちアレーは自由状態になければならず、高次のアレー
によって禁止されてはならず、かつＣＬクロック信号と
一致して記憶アドレスＳＡ命令を受信していなければな
らない。

第１４図において、状態レジスタ２０３は周知の構成の
Ｊ−にフリップフロップ２３２、アンド・ゲート２３４
及び２３５、オア・ゲート２３３、及びインバータ２３
６から成る。

なお、第１４図で、アドレス・レジスタ２０１は多数の
同一レジスタ段Ｒ８−Ｒ１１から成る。

各段はアンドのセット及びリセット入力ゲートを有する
Ｊ−にフリップフロップ２３７を有する。

インバータ・ゲート２３Ｂはリセット・アンド・ゲート
への入力に先立って入来アドレス信号を反転する。

レジスタ段Ｒ８のフリップフロップ２３７は、ＳＡＲ信
号とアドレス・ビット位置搗の論理１との同時発生によ
り論理１にセットされる。

レジスタ段Ｒ２−Ｒ１１の動作はレジスタ段Ｒ８と同じ
である。

レジスタ段Ｒ８−Ｒ１１の何れかが論理１にセットされ
ると、論理１は出力線Ｓ。

−８１１の対応するものに出力として連続的に現われる
。

第８図に示すアレーの補助記憶装置のアクセスの間、も
しＡ）−Ａｌｌアドレス信号がアレーの記憶信号Ｓ。

−８１１と合致すると、ＭＡＴＣＨ信号がアドレス一致
論理回路１０６によって発生され、状態レジスタ２０３
及び記憶付勢論理回路２０５へ転送される。

ＭＡＴＣＨ信号及び非自由（ＦＲＥＥす）信号のいずれ
か又は両者に応答して記憶付勢論理回路２０５は、記憶
制御論理回路２０６及びクロック付勢回路１０９へ伝達
される制御信号を発生する。

これら信号は第１３図−第１８図を参照して後述される
。

クロック付勢回路１０９は、記憶付勢論理回路２０５に
よって発生される制御信号に応答してクロック付勢信号
ＣＥを発生し２次いでこの信号はクロック駆動回路１１
０を作動してＣＬＯＣＫ−Ｐ。

ＣＬＯＣＫ−１及びＣＬＯＣＫ−２信号を入力母線１１
５からシフトレジスタ１１２へ通過させる。

記憶制御論理回路は、記憶付勢論理回路２０５によって
発生される制御信号と及び書込み動作中のデータ入力信
号ＤＩに応答して、記憶用シフトレジスタ１１２ヘデー
タＤＩをゲートする。

読出し動作中に制御論理回路１０９はＤＵＭＰ’及びＤ
ＯＵＴ’信号をシフトレジスタ１１２へ転送する。

シフトレジスタ１１２は、ＤＵＭＰ’及びＤＯＵＴ’信
号に応答して、シフトレジスタ１１２の記憶内容をデー
タ出力母線５３へＳＡ及びＳＢ信号とじて直列的に転送
し、そして同時にシフトレジスタを介してそのデータを
再循環することによってその記憶データを保管する。

データはＣＬＰ、ＣＬｌ及びＣＬ２クロックの制御下で
シフトレジスタ１１２を介して直列的にシフトされる。

第８図の要素は、第１３図−第１８図の回路に詳細に示
す。

第２３図において使用されている記号は本発明の実施例
の回路要素を示すものである。

第２３図の全ての記号は、例えばシリコン−ゲート・プ
ロセスによって形成された導体−絶縁体−半導体ＣＩＳ
型電界効実装置をあられす。

第２３ａ図は円によって示されるトランジスタ１５０用
の一般的信号をあられす。

トランジスタ１５０のゲ−−１５１は円を２等分する線
で示されている。

ソースＳ及びドレイイＤ要素はゲート１５１に垂直でそ
の円から放出する線によって示されている。

その記号は実際の装置をあられしており、ゲート１５１
は、ソースＳとドレインＤの拡散体間のチャンネル上に
ある導電性シリコン略の一部を含みうる。

第２３ｂ図は、浮遊ゲート１５９（即ちこのゲートは如
何なる信号又は電圧源にも接続されていない）を有する
特別な構造の電界効果装置１５８を示す記号である。

ゲート１５９は従って絶縁体、例えば非常に導電度の低
い誘電体である二酸化シリコンによって囲まれている。

その装置は通常オフ（非導通）で酸化物障壁への電子な
だれ注入（Ｐチャンネル）によってオンに変るう電子な
だれはドレインＤ（又は最負性端子）と基板間に約１ミ
リ秒間大電圧（４０〜５０Ｖ）を印加することによって
誘導される。

第１３図−第１８図の論理図において、装置の基板接続
は図示されていない。

実際に基板は、基板−チャンネル接合が逆バイアスされ
る回路内の一点に接続される。

従ってＰチャンネル装置と共に基板は電源電圧Ｖｂｂの
最も正の部分に接続される。

ゲート１５９が浮いているので、電子のなだれ注入によ
りゲート１５９上に負電荷が累積する。

印加接合電圧が除去されると、電荷はゲート１５９に残
る。

負電荷はソースＳとドレインＤとを接続するチャンネル
内に導電反転層を誘導し、その装置をオンに変える。

漏洩による誘導電荷の減衰は装置の寿命中無視しうる。

その電荷は紫外光又はＸ線を装置に照射することによっ
て除去でき、従って再プログラム機能を有する。

第２３ｃ図は、ゲート１５５、ソースＳ及びドレインＤ
端子を有するトランジスタ１５４をあられす記号である
。

第２３ｃ図のトランジスタは、定電位■２！こ接続され
たゲート及びドレインＤを有する回路中の非線形抵抗器
又は負荷として使用されるのを除いて、はとんどの点で
第２３ａ図の装置と似ている。

ソースＳは負荷点として使用される。

第２３ｃ図の装置のチャンネル幅は狭くまたその長さは
入力装置のものよりもかなり長く、従って第２３ｃ図の
記号は異なった形状を与えられている。

本実施例はＰチャンネルＣＩＳ装置を使用して装備され
ている。

Ｐチャンネル・トランジスタが好ましい理由は、そのプ
ロセスが閾値レベルに悪影響を与える汚染に対して強く
、またＬＳＩを安価に製造できるためである。

Ｎチャンネル装置も使用しうるが、その場合以下の説明
のパルス極性は反転される。

更に以下の説明では、論理「１」は負に立ち下がるパル
ス又は負性レベルとする。

この構成は任意にとりうろこと勿論である。

第１５図においてアドレス一致論理回路１０６（第８図
）が詳細に示されている。

トランジスタＦ１及びＦ２は、トランジスタＱ１．Ｑ２
及びＱａを含む排他的ＯＲ回路内に１体的に含まれてお
り、この排他的ＯＲゲートはアドレス・レジスタ２０１
のレジスタ段Ｒ８に記憶されているＳ０ビツトとＡ０入
力を比較する。

その回路は、負荷装置として接続されたトランジスタＴ
４を使用する静的比率化論理回路であり、次のように動
作する。

もしＱｌ及びＦｌが論理「１」入力によってオンとなる
と、Ｑａはオフに保持される。

もしＡ。、Ｆｌ。Ｆ２が論理ｒＯＪであるとＱａは付勢
されるがＱ２及びＦ２がオフなのでオンになることはで
きない。

もしＱａが１２の回路Ａｏ−Ａ１１全てにおいてオフで
あると、ＭＡＴＣＩは論理「１」である。

従ってもし入来アドレス信号Ａ。

−Ａ１１がアドレス・レジスタ２０１のレジスタ段Ｒ８
−Ｒ１１に記憶されている対応アドレス・ビットと正確
に一致すると。

そのアレーにおいて（ＭＡＴＣＨ）信号発生される。

入来アドレス信号のいずれかとレジスタ段Ｒ８−Ｒ１１
の対応記憶アドレス・ビットとが不一致の場合、Ｑａ、
Ｑ２又はＱａ−Ｆ２を介して導通路を与え。

一致信号を消勢する。

アレーのアドレス一致論理は次式によって表わされる。

ＭＡＴＣＨ＝（ＡＯ■ＰＯ）’（ＡＩ■ＰＯ）’・・（
戊１１■八γ）′アドレス一致論理回路は静的であり、
シフトレジスタのダイナミック比率無し回路へのクロッ
ク信号の印加に先立ってＭＡＴＣＨ付勢信号のルック・
アヘッドを与える。

第１６図において記憶付勢論理回路２０５が詳細に示さ
れている。

またここでアドレス一致論理回路が使用される。

従来のアンド・ゲート及びインバータを使用して非自由
（ＦＲＥＥ’）信号を、読出し、書込み、リフレッシュ
及び一致信号の夫々と組合せることによって、記憶付勢
論理回路２０５＊に５つの制御信号を発生させる。

即ちＲＤ−Ｆ。ＷＲ−Ｆ、（ＲＥＦ−Ｆ）’、（ＭＡＴ
ＣＨ−Ｆ）’及びＭＡＴＣＨ−Ｆである。

これらＲＤ−Ｆ、ＷＲ−Ｆ。（ＭＡＴＣＨ−Ｆ）’及び
ＭＡＴＣＨ−Ｆ信号は記憶制御論理回路２０６へ伝達さ
れる。

（ＭＡＴＣ（−Ｆ）’及び（ＲＥＦ−Ｆ）／信号は夫々
線２３０及び２３１を介してクロック付勢回路１０９へ
伝達される。

第１７図は制御論理回路１０８（第２３図）を詳細に示
している。

またここでアドレス一致論理回路（第２５図）における
ように静的比率化論理回路が使用される。

３つの信号ＤＵＭＰ、ＤＡＴＡ及びＤＯＵＴが次式によ
り制御論理回路に発生される。

ＤＵＭＰ信号（ＭＡＴＣＨ−Ｆ）／＋ＲＤ−Ｆ ＱＣＩ
、ＱＣ２ＤＵＭＰ＝（ＭＡＴＣＨ−Ｆ）（ＲＤ−Ｆ）’
ＤＡＴｋ′＝ＲＤ−Ｖ＋（ＭＡＴＣＨ・Ｆ）’＋ＤＩ
ＱＣ４，ＱＣ５，ＱＣ６ＤＡＴＡ＝（ＲＤ−Ｆ）’＋（
ＭＡＴＣＩ−Ｆ）・ＤＩ’ＤＯＵＴ’＝（ＷＲ−Ｆ）（
ＦｕＴＣＨ−Ｆ） ＱＣ８，ＱＣ９ＤＯＵＴ＝（ＷＲ−
Ｆ）’＋（ＭＡＴＣＨ−Ｆγ′従って、非自由状態（Ｍ
ＡＴＣＨ−Ｆ）にある付勢されたアレーに対して、読出
し動作（ＲＤ−Ｆ）中、ＤＵＭＰ’、ＤＡＴＡ’及びＤ
ＯＵＴ信号が付勢される。

有効書込み動作（ＷＲ−Ｆ）中に、ＤＯＵＴ’及びＤＵ
ＭＰ信号が付勢されＤＡＴＡ’信号はＤＩに続く。

（入力データは反転される、即ちＤＩ信号が論理「０」
であるとき、ＤＡＴＡ’信号は論理ｕ１ｖである）。

制御論理信号の意味は、シフトレジスタ及び出力駆動器
動作を参照して後述される。

接続分離制御器１２０（第８図参照）及び転送回路１１
Ｂの詳細を第１３図の左手側に示す、トランジスタＦ５
．Ｆ６及びＱ１０−Ｑ１５から成る２重分離回路が図示
されている。

プローブ・パッドＰ１及びＰ１’は夫々浮遊ゲート装置
Ｆ５及びＦ６のドレインに接続されている。

２重接続分離回路が図示されているが、そのうちの一つ
のみの動作を記載する。

ウェハー製造の後にアレーが試験されるとき、Ｆ５は通
常オフである（即ちゲートに電荷はない）。

Ｆ５がオフのとき（負荷装置Ｑ１２の電圧降下以下の）
■ｇｇ電位はＱｌｏのゲートに印加される。

Ｑｌｏは導通してＱｔｏのドレイン上にＺＡＰ信号レベ
ル（論理「Ｏ」）を与える。

ＱＩＯのドレインはスイッチング・トランジスタＱＴＯ
−ＱＴ１８のゲートを形成するポリシリコン路１２２に
接続されている。

ＺＡＰ信号はＱＴＯ−ＱＴ１４を消勢して転送回路を介
しての母線からアレーへの入力信号の転送を阻止する。

アレーの試験中に、■ｇｇ電位はプローブ・パッドＰ１
を介してＱ１０のゲートに一時的に印加されてＱ１０を
オフにしかつ負荷Ｑ１３の電圧降下のｖｇｇ電位（Ｚｋ
Ｐ’付勢信号）をＱＴＯ−ＱＴｌＢのゲートに与える。

転送回路ＱＴＯ−ＱＴ１８が付勢されているとき、アレ
ー・アドレス一致論理回路１０６（第１５図）はＡＤＤ
ＲＯ−１１アドレス線上の全ての零（ｖＳＳ電位）のア
ドレスに応答し、データ（ＤＡＴＡ ＩＮ、ＱＴ１２）
は、アレーが線１１７を介して入力される適当な命令信
号に応答しかつ禁止チェインが一時的に消勢されて尋−
のアレーの試験を許す場合、書き込まれ、読み戻されそ
して比較されて、アレーを試験する。

アレーが良好と決定されるとき、電子なだれ電荷はパッ
ドＰ１に印加され、電子をトランジスタＦ５の浮遊ゲー
トに注入し、Ｆ５をオンにする。

Ｑ１０はＦ５が導通することによってオフに変り。

半永久ＺＡＰ’付勢信号レベルは転送トランジスタＱＴ
Ｏ−ＱＴ１８のゲートに印加される。

第１３図は、浮遊ゲート・トランジスタＦ７、電子なだ
れパッドＰＣＢ′及び負荷トランジスタＱＬ１１から成
る別個のクロック付勢接続分離回路を示す。

上記接続分離制御回路における如く、Ｆ７の導通（即ち
Ｆ７のゲートへ電子が注入される）によりＱＬ２はオフ
となって、ＣＥクロツク付勢レベルをＱＴ１９−ＱＴ２
１のゲートへ印加する。

クロック付勢接続分離回路Ｆ７．ＰＣＥ。Ｑｌｌは他の
接続分離制御器Ｆ６．Ｐ１２０．Ｑ１５のように、冗長
である。

両冗長回路は、冗長回路要素を削除しＱ１０（ＺＡＰ）
のゲートを直接ＱＬ２のゲートへ接続することによって
（第８図に示すように）除去しうる。

冗長な接続分離回路の目的はクリチカルな故障の確率を
最小にして。

転送回路ＱＴＯ−ＱＴ２１がオフになることができない
ようにすることであろうトランジスタＱ１０及びＱｌｌ
はトランジスタＱＴＱ−ＱＴ１８の永久分離を制御する
。

（更に、クロック転送トランジスタＱＴ１９−ＱＴ２１
の分離を冗長なりロック付勢接続分離回路の除去により
制御する）。

転送トランジスタＱＴＯ−ＱＴ２１は不動作にされて、
もしＱ１０及びＱｌｌが例えばゲートから基板への短絡
により故障したときのみ、母線からアレーを分離する。

従って、ある回路の補正操作は、１個のアレーにおける
故障がグループ全体の故障を生せしめるのを防止するた
めである。

もし、アレー・トランジスタ（例えばクロック付勢回路
のＱＬ４又はクロック駆動回路のＱＬ１７）においてゲ
ートから基板への短絡がある場合、アレー転送回路をオ
フにすることによって母線短絡が防止される。

もし、短絡されたゲートにより転送トランジスタＱＴＯ
−ＱＴ２１の１つが故障するとき、それは自動的にオフ
となってグループは動作可能のままである。

母線を短絡し得る転送トランジスタのたった１つの故障
モードはゲートからソースへの短絡である。

しかしこの故障モードの確率は、シリコン−ゲート・プ
ロセスに関連したゲート−ソース／ドレインの最小重畳
領域のため低い。

第１３図において、クロック駆動回路の転送トランジス
タＱＴ１９−ＱＴ２１は、もしアレーが良好（即ちＰＣ
Ｂオン、ＱＬ２オフ）でＱＬ４及びＱＬ５がオフである
とき、ＣＥクロック付勢信号によって作動される。

ＣＥ＝ＰＣＥ（ｍｂＴｃＨ＋ＲＥＦ） ＣＥ’＝ＰＣＥ’＋（ＭＡＴＣＨ’ＲＥＦ’）従って、
ＣＬＤ−１，２，Ｐクロック信号は、もしアレーが良好
（ＱＬ２オフ）であるとき、かつ入来アドレス信号Ａ。

−Ａ１１とアドレス・レジスタ２０１に記憶されている
アレーの独自なアドレスとの間の一致に応答してＭＡＴ
ＣＨ信号が発生されるとき、転送トランジスタＱＴ１９
−ＱＴ２１によりそれぞれ与えられる。

それらクロックは１つの完全なアレー・サイクルの間発
生される。

即ち、読出し動作中に新データをシフトレジスタに満し
また書込み動作中にシフトレジスタの記憶内容全部を読
出すのに充分な多数のクロックが発生される。

勿論１部分的サイクルは実行できたが、データ・ブロッ
ク位置決め情報は管理制御サブシステム又は補助記憶装
置又は制御器において装備された附加論理回路によって
保持されなければならない。

読取り又は書き込みの任意の有効データ・サイクル中、
各アッセンブリ内のただ１つのアレーが最大システム同
波数において動作し、他の全てのアレーは通常休止して
いる。

後述するシフトレジスタの実施例の容量性素子に記憶さ
れている信号レベルは、周期的リフレッシュ即ち蓄積電
荷の消費又は漏洩を阻止するための再発生を必要とする
。

従って１周期的（例えば本実施例で２ミリ秒毎）にアッ
センブリ中の全アレーに対して同時にＣＥ倍信号与える
リフレッシュ（ＲＥＦ）信号が附与される。

（ＭＡＴＣＥ−Ｆ）’信号（第１７図）はＤＵＭＰ。Ｄ
ＡＴＡ及びＤＯＵＴ制御信号の発生を阻止する。

従ってデータは（読出しでも書込みでもなく）各アレー
中を循環させられる。

リフレッシュされるアッセンブリ中の１つのアレーは、
アドレス一致状態を感知し、その場合データはそのアレ
ーに対して通常に読出し又は書込みされる。

ＣＬＤ−１，２，Ｐクロック信号は各々別個のクロック
駆動器に転送されるが、そのうちの１つのみ（ＣＬＤ−
Ｐ回路）が第１３図に示されている。

この例示的なり叱ンク駆動器は入力トランジスタＱＬ７
及びＱＬ９を有し、ＱＬ９はＱＬｌｏと共にブツシュ−
プル動作する。

クロック駆動器はブツシュ−プル・モードで動作し、ク
ロックパルスの接続期間のみ直流電力を取り出す。

従って予備型苗（クロック・オフ）は無視でき、漏洩電
流のみによる。

トランジスタＱＬ８は非線形負荷抵抗を与えるようにゲ
ートからソースに接続される。

ＱＬ７及びＱＬ９への入力は、クロック信号の大きさを
改善するため電圧依存容量として（ソースからドレイン
に９接続されたトランジスタＱＬ６によって与えられる
。

クロックパルスがＱＴ２１のソースに現われないとき、
ＱＬ６はＱＬ３を介してほぼ（閾値電圧降下以下）■ｇ
８電位にまで充電する。

クロック−ＰがＱＴ２１に与えられるとき。蓄積電荷は
ＱＬ１７へのＣＬＤ−Ｐ入力の大きさを押し上げる。

逆ダイオードとして接続されている保護装置ＱＬ１は７
ｇｇへの放電路を提供する。

代表的アッセンブリのクロック駆動器用等価回路を第２
０図に示す。

双極性駆動器１３０の要件を軽減させるため、グループ
・オーバーヘッド領域（第５図及び第２７図参照）中の
ＣＩＳ又はＭＯ８駆動器１３２が使用される。

第１８図は、シフトレジスタ１１２（第６〜８図）及び
出力駆動回路１１４（第６図）の詳細を示す。

第１８図のシフトレジスタは、多重化された２バンク３
２０ビツト・レジスタ（バンク当り１６０の記憶ビット
）において、２位相、３クロツク、動的非比率論理回路
を使用している。

２つのバンクは第１８図のレイアウトで明らかであり。

一方のバンクをＡでそして他方のバンクをＢで示す、第
１８図にはシフトレジスタ・トランジスタをあられすも
ののみが示されている。

例えばトランジスタＱＳＩＡ３（記号内に小文字３で示
されている）はＱＳＩＡ２及びＱＳＩＡｌの右方にあり
かつこれらと接続されている。

記憶ノードは、それらトランジスタを相互接続する路の
寄生容量から成る。

２つの記憶ノード１Ａ及び２Ａは５点線で示す幻像容量
として表わされている。

１記憶ビツトは２段になった６個のトランジスタ、記憶
段及びインバータ一段を必要とし、例えば記憶段１人は
トランジスタＱＳＩＡ１−ＱＳＩＡ３から成り及びイン
バータ段２ＡはトランジスタＱＳ２Ａ１−ＱＳ２Ａ３か
ら成る。

第１８図のシフトレジスタに対するタイミング図を第２
４図に示す、Ｐチャンネル装置は本実施例の説明におい
て使用される。

ｎチャンネル回路も使用可能でその場合第２４図の極性
は逆転されタイミングの制限がｎチャンネル多数キャリ
ヤの固有の高速性により緩和される。

第２４図のタイミング図は、関連アレーが非自由状態に
ある場合に対して、シフトレジスタ１１２の内部データ
転送動作を示す。

シフトレジスタ１１２の動作の詳細については。

前記米国特許出願第３０７，３１７号を珍魚されたい。

第２１図は各アレーの禁止状態論理回路２０２（第８図
）を備えた禁止チェイン論理回路の実施例の概略を示す
、最初、第２１図に示すＮ個のアレーは全て自由状態に
あり、かつ禁止信号は線２３９を介して次のより高次の
グループからＮ個のアレーのグループへ伝達されるもの
と仮定する。

第２１図の装置に使用されている論理によれば。

線２３９の０電圧は当該Ｎ個のアレーのグループより上
にある禁止チェイン内の禁止状態をあられし、一方線２
３９の一１電圧は全てのより高次の２アレーが非自由状
態である非禁止状態をあられす。

トランジスタ２４０は、禁止状態を示す０がより高次の
グループから線２３９を介して伝送される時、非導通で
ある。

トランジスタ２４０が非導通であるとき、トランジスタ
２４１は線２６８を介して１を発生し、トランジスタ２
５０をオンにして、トランジスタ２４４用のＶｓｓへ導
通路を開くう従ってＮ個のアレーのいずれかの状態に関
係なく、０は次のより低次グループへ線２５１を介して
伝達される。

非禁止状態を示す１のとき、より高次のグループから線
２３９を介して１が伝達され、トランジスタ２４０は導
通し、トランジスタ２５０は非導通になる。

０又は１が線２５１を介して次のより低次グループに伝
達されるか否かは第２１図に示すグループの１からＮの
アレーの状態に依存する。

トランジスタ２４０が導通しているとき、線２３９を介
して伝達される１のため、トランジスタ・ゲート２５７
ｂｓオフ又はオンであるか否かに応じて、アレー１のト
ランジスタ２５６は線セグンメント２６９を介してＩＮ
Ｈ−ＩＮ信号をあられす１を発生するか、又はトランジ
スタ２５７．線２６０及び２４５及びトランジスタ２４
を介してｖＳｓへ１を発生する。

第２１図に示されるように。トランジスタ２５７は、ト
ランジスタ２５８及び２５９と一緒に、アレー１が自由
でかつ動作可能である時（即ちＺＡＰ’状態）のみ導通
となる。

従って、アレー１が動作可能アレーでかつ自由である時
、ＩＮＨ−ＩＮ信号は線２６９に落され、そのアレーは
命令線１１７（第８図及び第１４図９を介して記憶アド
レス（Ｓに）信号を印加することによって非自由状態に
セットされる。

ＩＮＨ−ＩＮがアレー１にありかつアレー１が非自由状
態にセットされる前は、そのグループの他の全てのアレ
ーは禁止されたままである。

トランジスタ２５４はトランジスタ・ゲート２５９を介
して導通し、トランジスタ・ゲート２６３をオフのまま
にする。

アレー２のトランジスタ２７０のようなチェイン内のよ
り低次のアレーの他の負荷トランジスタは。

禁止母線２４５を介してＶｓｓへ導通することができな
い。

アレー１が非自由状態にセットされるとき、ゲート２５
７〜２５９はオフとなり、ゲート２６３は導通し、アレ
ニ２の線セグメント２７１上のＩＮＨ−ＩＮ信号は低下
してアレー２を動作可能でかつ自由であるようにする。

これによって、アレー２はアドレスを記憶しかつ非自由
状態にセットされ、トランジスタ・ゲート２７２を導通
にする。

他のアレー３乃至Ｎは、全てが非自由状態に切換えられ
るまで、続いて１つづつ同様にしてアドレスされる。

全てのＮアレーが非自由状態になると、負荷トランジス
タ２４２は、もはやグループ・フラグ母線２４７からＺ
ＡＰ’・ＦＲＥＥ状態によって付勢される２５８又は２
６６のようなゲートを介してＶＳＳへの導通路を有して
いない。

従って、ゲート２４８はオンとなり、負荷トランジスタ
２４３はＶｓｓに導通し、トランジスタ２４９はオフと
なって、負荷トランジスタ２４４は導通して線２５１を
介して次のより低次のアレー・グループへ非禁止状態を
示す１を送る。

この際、全てのＮ個のアレーはチェイン内のより高次の
全アレーと共に非自由又は分離状態にある。

前記Ｎ個のアレーをアドレスしている時に、自由アレー
１を自由にセットしそれに新しいアドレスを割当てるの
が望ましいと仮定する。

セット・フリー（ＳＦ）命令の受信時に、アレー１は自
由状態になり（第１４図参照）、ゲート２５７〜２５９
は導通して、ＩＮＨ−ＩＮ信号はアレー１の線セグメン
ト２６９で低下し、禁止母線のゲート２６３はオフに遮
断され、チェイン内のより低次の任意のアレーが記憶ア
ドレス（ＳＡ）信号に応答することを阻止する。

アレー１が再び非自由状態になるとき、ゲート２６３は
再び導通し、チェイン内の次のより低次の自由アレーに
はアドレスが割当てられる。

負荷トランジスタ２５４及び２７３．ゲート・トランジ
スタ２６３及び２７２は５本実施例の中央母線部１１５
（第８図）内に配置されている。

しかし、もしそのようにしたいのならそれらはアレー自
体内に配置される。

第２２図は禁止チェインの他の実施例を示す。

ここで、その論理はくずれかの線を介しての０は禁止状
態の不存在を示し、そして１は禁止状態をあられすもの
と仮定する。

従って１次のより高次のグループから線２８２を介して
伝達された１は。

かかるグループ内の少なくとも１つのアレーが自由であ
ることを示す。

線２８２を介しての１は。オア・ゲート２８１及び線２
８３を介して次のより低次のグループに伝播される。

また、線２８２を介しての１は、線２８４によって中央
母線部分の全てのオア・ゲート２９５−２８０へ搬送さ
れ、それによって禁止信号をあられす論理１をＩＮＨ−
ＩＮ線を介して各アレー１乃至Ｎに伝える。

非禁止状態をあられす０が線２８２を介して伝達される
と、線２８６を介してアレー１へのＩＮＨ−ＩＮ信号が
Ｏに低下し、そのアレーが自由である場合、このアレー
にアドレスを記憶させる。

アンド・ゲート３４１，３４２及びオア・ゲート３４３
から成る論理回路は、状態レジスタ２０３（第８図）に
よる自由又は非自由信号出力と。

ＺＡＰ’信号と、及び線２８６を介して伝達されるＩＮ
Ｈ−ＩＮ信号とに応答する。

この論理回路は７次の論理式によりＩＮＨ−ＯＵＴ線２
８７を介して１を発生する。

ＦＲＥＥ＋ＦＲＥＥ’・ＩＮＨ−ＩＮ＋ＺＡＰ’／ＩＮ
Ｆ−ＬＮその論理回路はアレー１のみに対して示されて
おり、見やすくするためアレーの大きさに対して大きく
拡大しである。

ＩＮＨ−ＯＵＴ線２８７の１は、アレー１が非自由状態
にセットされるまで保持され、非自由状態にセットされ
るとＩＮＨ−ＯＵＴ線はＯに低下する。

１Ｎｔ−０ＵＴ線２８７及びグループ禁止線２８４が両
方共Ｏであるとき、そのＯは線ＩＮＨ−ＩＮ線２８８を
介してアレー２へ伝達され、このアレーにアドレスを記
憶させる。

最後にアレーＮが非自由状態にセットされているとき、
アレーＮからのＩＮＨ−ＯＵＴ線２９２はＯに低下し、
オア・ゲート２８１は非禁止状態をあられす論理０を発
生し、この０は線２８３を介して次のより低次のアレー
・グループへ伝達される。

グループ・フラグ線２３９は、各アレーの１Ｎｔ−０Ｕ
Ｔ線を転送ゲート２９３を介してオア・ゲート２８１へ
接続する。

それは、禁止チェインに沿って禁止信号の伝播を速くし
、中央母線部分中のオア・ゲート２７５−２８０でのセ
ット時間を減少させるために使用される。

論理１は、いずれかのアレーが自由状態のままである限
り。

ＩＮ（−ＯＵＴ線を介してグループ・フラグ線２３９へ
かつ直接オア・ゲート２８１へ伝達される。

ゲート２９３−２９６は、ＺＡＰ信号の印加時に第２２
図に示す全グループを非作動にする接続分離装置をあら
れす。

第１１図は、並列ではなく直列にアレーをアドレスする
ようにした本発明を実施するためアレーの他の実施例を
示す。

第１１図は第８図に示すものとは異なるアレー回路の部
分のみを示しているが、他の回路は第８図のものと同じ
である。

中央母線部分１１５中の学ニゲループ・アドレス線３２
７は、グループの全てのアレーヘアドレス信号を搬送す
る。

アドレス線２９７は、グループ・アドレス線３２７から
第８図と同じ構造の転送回路１１８を介してアドレス信
号を伝達する。

アンド・ゲート２９８が状態レジスタ２０３（第８図）
からのｇＡＲ信号によって付勢されるとき、アドレス信
号は１２ビツト再循環シフトレジスタから成るアドレス
・レジスタ２９９中に直列的にゲートされる。

第１１図に示すアレーは初期アドレス指定動作に続いて
アクセスされると、比較装置３２２及びフリップフロッ
プ３２４から成るアドレス一致論理回路は、記憶アドレ
スと入来アドレス信号との同−又は非同−を示すＭＡＴ
ＣＨ又はＭＡＴＣＨ’信号を発生するために使用される
。

フリップフロップ３２４は、中央母線部分１１５内の線
（図示せず）を介して伝達されるセット信号によってセ
ットされて、ＭＡＴＣＨ信号を出力する。

フリップフロップ３２４はリセットされ、そしてこのフ
リップフロップは、比較装置３２２がリセット信号を線
３２３を介してフリップフロップ３２４のリセット入力
へ伝達することにより入来アドレスと記憶アドレスとの
間の同一性の欠如を示す時は何時でもＭＡＴＣＨ’信号
を出力する。

比較装置３２２は、入来アドレスを１ビツトずつ、再循
環シフトレジスタ２９９から線３２１を介して出力され
た対応アドレスと比較する。

もしフリップフロップ３２４が全ての入来アドレス・ビ
ットが比較されてもまだＭＡＴＣＨ状態にあるとき、線
３２６を介して伝達されるＭＡＴＣＩ信号が、前述した
ようにシフトレジスタ１１２（第８図）の制御のため記
憶付勢論理回路２０５（第８図）によって使用される。

セット信号は、読出し、書き込み及びリフレッシュ命令
に先立ってフリップフロップ３２４へ与えられる。

それは初期化命令の前には与えられない。

それが記憶アドレス（ＳＡ）命令又はセット・フＪ−（
ＳＦ）命令に先立って与えられたか否かは重要ではない
。

上述した大容量半導体記憶装置は種々の変形が可能であ
る。

例えばシフトレジスタは電荷転送ダイナミック装置によ
って実施できるのでアレーの天きさを著しく減少させて
回路速度を増大せしめうる。

接続分離制御及びアドレス・プログラミングのために使
用された装置は電気的に再プログラム可能素子である。

可溶性リンク装置のような他のプログラム可能素子も使
用できる。

同様に金属アルミナ酸化物半導体ＭＡＯ８及びＭＮＯ８
装置のような他の電気的に再プログラム可能素子もまた
使用しうる。

【図面の簡単な説明】

第１図はデータ処理システムの一般化されたブロック図
、第２図は制御器のブロック図、第３図はデータ処理シ
ステムにおける記憶階層の図表、第４図は複数のモジュ
ールを有するプリント回路板の平面図、第５図は本発明
により形成された複数の基本回路を有するウェハーの平
面図、第６図は学−アレーの構成を示すウェハーの断片
の拡大平面図、第７図はアレーの一般的ブロック図、第
８図は第８ａ図と第８ｂ図とから成り、アレーの詳細ブ
ロック図、第９図はデータ処理システム用記憶装置の一
実施例の組織を示すブロック図、第１０図はデータ処理
システム用記憶装置の他の実施例の組織を示すブロック
図、第１１図はアレーの他の実施例のブロック図、第１
２図は数個のグループのアレーを有するウェハーの平面
図、第１３図乃至第１８図は第８図の回路の詳細図、第
１９図は整合された組のモジュールで構成されたアッセ
ンブリの図、第２０図はアッセンブリのクロック分配シ
ステムの図、第２１図は数個のアレーを相互接続する禁
止回路の詳細図、第２２図は数個のアレーを相互接続す
る禁止回路の他の実施例の図、第２３ａ、ｂ及び０図は
本発明の詳細な説明するために使用される記号の図、第
２４図はアレーの動作を説明するタイミング図、第２５
図は本発明の他の実施例による複数の群のアレーを有す
るウェハーの一部の平面図である。 １・・・・・・データ処理システム、２・・・・・・シ
ステム制御器、４・・・・・・作業記憶装置、６・・・
・・・入力／出力マルチプレクサ、８・・・・・周辺サ
ブシステム装置、１０・・・・・・周辺アブシステム制
御器、１４・・・・・・補助記憶装置。

Claims (1)

1. 【特許請求の範囲】 １ 共通基板としての半導体材料上に複数の基本回路が
   形成される集積回路型記憶装置であって、各基本回路が
   、 （イ）少くとも１つのアドレス信号線と、データ信号線
   と、及び制御信号線とを有しており、前記複数の基本回
   路を順に相互接続する母線部分、（ロ）データ信号を記
   憶する第１装置。 （ハ）アドレスを記憶する第２装置、 に）前記の少くとも１つのアドレス信号線を介して伝送
   される独自のアドレスを前記第２記憶装置に記憶させる
   付勢装置、 （ホ）前記データ線と前記第１記憶装置との間でのデー
   タ信号の転送を制御する装置。 （へ）前記少くとも１つのアドレス信号線を介して受信
   されたアドレス信号と前記記憶されたアドレスとの間の
   比較に応答して前記制御装置を作動する装置、 （ト）前記アドレス信号線を前記作動装置へ接続しかつ
   前記データ信号線を前記第１記憶装置へ接続する装置。 （チ）前記接続装置を消勢して前記信号母線から前記１
   つの基本回路を分離する装置、及び （す）前記順に接続された複数の基本回路の上位の全て
   の基本回路の状態に応答して前記付勢装置を択一的に禁
   止又は作動させる装置であって、該装置は前記上位の全
   ての基本回路が独自のアドレスを記憶するとき前記付勢
   装置を作動するように動作し、それによってただ１つの
   基本回路のみが所与時に独自のアドレスを記憶するよう
   に付勢されること、 から成る集積回路型記憶装置。