JPH05508727A - 超高密度ウエハスケールデバイス構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 超高密度ウェハスケールデバイス構造 艮血圀！ 本発明は、多数の同一の要素のグループが繰り返されるようなウェハサイズの集 積回路を設計し、構成し、制御しかつ製造することに関する。

１見弦ｌ 集積回路の製造に於て、　（ウニ／％上の利用可能なチップの総数に対するウエ ノ１上の良品としてのチップの数の比として与えられる）歩留まりは、ウニ／％ に於ける欠陥の密度及び、欠陥を補うような回路設計及び製造方法の能力等によ り決定される。チップの寸法が増大するにつれて、チップ上に欠陥が発生する確 率が高まる。従って、単位面積当りの欠陥の数が、欠陥なしに製造し得る集積回 路の物理的な寸法を制限することとなる。

欠陥のない半導体チップを得ることに関する問題は、ウェハの全体により１つの 回路を構成しようとする場合に何倍にも増幅される。

現在まで、製造欠陥を何等有しないようなウェハサイズの回路は達成されていな い。そこで、集積回路の製造者眼欠陥を補うための特別な手法を用いざるを得な ０゜チップサイズのメモリに於ては、製造者は通常、欠陥を有する要素と置換し 得るような冗長なメモリ及びロジック要素の行及び列を追加し、更に、テストを 行なった後に、冗長なメモリ及びロジック要素を置換するため用いられる追加の 回路を設けるようにしている。このような冗長な要素を用いる手法は、ウェハサ イズの集積回路にとって許容できるものではない。なぜなら、デバイスが大規模 化するに従って、冗長なメモリにアクセスするために必要な回路が過度に繁雑に なるからである。

欠陥を克服する別の方法としては、補助ワイヤ（ｄ　ｉ　５ｃｒｅｔｉｏｎａｌ 　ｗｉｒｉｎｇ）を用いるものがある。

補助ワイヤは、従来のバッチ処理法を用いて製造される多数の、同様の小さな半 導体デバイス或いは半導体デバイスのクラスタをテストした後であって、しかし ながら金属インターコネクトラインを製造する前の段階に於て、良品及び不良品 としての要素を識別した後に設けられる。良品としての要素のみが、構造を完成 するために補助ワイヤにより結合される。Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ 社は、１９６０年代初期に於て補助ワイヤの概念を発表した。Ｔｅｘａｓ　Ｉｎ ｓｔｒｕｍｅｎｔｓ社の補助ワイヤ法は、Ｐ、Ｏ，Ｂｏｘ　１２０５３、Ｒｅ５ ｅａｒｃｈ　Ｔｒｔａｎｇｌｅ　ＰａｒｋＳ　Ｎｏｒｔｈ　Ｃａｒｏｌｉｎａ２ ７７０９に所在するＣｏｏｐｅｒａｔｉｖｅ　Ｒｅ５ｅａｒｃｈ　Ｓｅｍ１ｃｏ ｎｄｕｃｔｏｒ　Ｒｅｓｅａｒｃｈ　Ｃｏｒｐｏｒａｔｉｏｎにより発行された 一Ｐｒｅｐｒｉｎｔｓ　ｆｏｒ　Ｔｈｅ　ＳＲＣＷｏｒｋｓｈ。

ｐ　ｏｎ　Ｗａｆｅｒ　５ｃａｌｅ　ＩｎｔｅｇｒａｔｉＯｎ″に於ける、Ｎ、 Ｒ，５ｔｒａｄｅｒ及びＪ、！３．　Ｋｉ　ＩｂｙによるＷａｆｅｒ　５ｃａｌ ｅ　Ｉｎｔｅｇｒａｔｉｏｎ　−Ｈｉｓｔｏｒｉｃａｌ　Ｐｅｒｓｐｅｃｔｉｖ ｅ”と題する論文に記載されている。ＴｅｘａｓＩ　ｎｓ　ｔ　ｒｕｒｎｅｎ　 ｔ　３社は、ウェハ上の良品及び不良品としての要素のマツプを作成した。各ウ ェハについて全ての良品としての要素を単一の機能を果たす集積回路として相互 接続するように相互接続パターン及び金属被膜のための一連のマスクが作成され る。しかしながら、テストを行ない、それぞれ別個のマスクを作成するためコス トにより、この方法を経済的に不利な物としている。

他の幾つもの企業が、最終的に製造された回路に於ける欠陥による問題を回避す るような多数の方法を用いてウェハサイズ集積回路を開発する努力を行なってき た。このような努力の多くはロジック回路の分野に於て払われてきたものである が、最近の開発努力は、集積回路メモリに向けられてきている。

最近の良く知られた２つのウェハサイズ集積回路メモリを開発する努力は、Ｉｎ ｏｖａ　Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ　Ｃｏｒｐ、及びＡｎａｍａｒｔｆ ｅ、Ｌｔｄ。

により行なわれたものである。米国特許第４．　７０３．　４３６号に記載され たＩｎｏｖａ社の方法に於ては、ヒユーズを介して全てのチップを接続するよう なバスを画定する追加の相互接続ラインのレベルを含む全ての製造ステップを完 了するまでの従来形式の単一チップスタチックＲＡＭの製造を行なっている。全 てのチップはテストされ、不良品としてのチップは、それをバスに接続するヒユ ーズを飛ばすことによりバスから切り離すようにしてぃ′る。バス構造は、回路 セレクトデコーダに於てヒユーズを飛ばすことにより電気的に接続されるべき冗 長なラインを備えている。

しかしながら、回路セレクトデコーダ、ヒユーズ及び試験用のパッドは、全て、 個々のシングルチップメモリに於ける回路に加えて設けられなければならない追 加の回路であり、従って、従来形式のシングルチップに於けるよりも全体的なメ モリの密度が低下してしまうという問題がある。

Ｉ　ｎｏｖａ社の方法は、個々のチップに於けるアドレス可能な範囲を拡大し、 ウェハレベルのメモリの機能を再編成することにより欠陥をマツプし得るように 追加のアドレスビットを、ウェハの１つのチップ上の回路セレクトデコーダに加 えることにより、接読されるべき個々のチップイネーブル入力ビンのアドレスを 行うようにしている。

しかしながら、Ｉｎｏｖａ社の方法はチップセレクト入力を有していないチップ に適用することはできない。はとんどのＤＲＡＭはチップセレクト入力を有して いない。従って、Ｉ　ｎｏｖａ社の方法は、ＤＲＡＭをリフレッシュするための 有効な能力を有していないことから、多くのＤＲＡＭに対して適用することがで きない。更に、Ｉｎｏｖａ社の方法は、単一アドレスポートに制限さね、電源及 び接地ラインに直列に余分なヒユーズによる抵抗を介在させる。

更に、もともとヒユーズにより接続されていた要素に於ける故障によっては、ヒ ユーズを飛ばす前に、デバイスの他の部分の故障を引き起す場合がある。Ｉｎｏ ｖａ社の特許は、メモリの性能に対する長い金属バスの影響を考慮したものでも 、ウェハ全体によりメモリデバイスを製造する際の問題を考慮したものではない 。

イギリスの商業的ウェハスケールメモリの製造業社であるＡｎａｒｍａｔｉｅ社 は、従来形式のＤＲＡＭチップ上に含まれる良好なりＲＡＭメモリセルのクラス タを長いシリアルなループをなすチェーンとして接続することにより全体的なウ ェハメモリ回路を構成している。ウェハは、全ての製造段階を経て製造される。

最終的なウェハレベルメモリのソフトウェアは、１つづつ良品及び不良品のメモ リセルをテストするように、シリアルなチェーンに対して繰り返しアクセスし、 連続的な良品からなるシリアルなシフトレジスタのループが形成されるまで、　 （ソフトウェアを用いた）制御ロジックにより不良品のセルを良品のセルにより 置換することをもって構成される。良品としてのメモリビットのアドレスは、別 個のチップ上のＥＥＦＲＯＭに記憶される。ＤＲＡＭ技術を用いた製造過程に於 ては、メモリの構造がシリアルであることにより、ダイナミックメモリセルをリ フレッシュするための従来の方法が適用できない。従って、ウェハレベルのメモ リは、メモリの状態をリフレッシュするために連続的にクロックされなければな らない。これにより、磁気ディスク記憶装置に比較すると高速ではあるが、平均 アクセス速度を極めて遅くすると共に、ウェハの全体的な電力消費を増大させる 。各メモリチップに関連する制御ロジックは、ウェハの追加的な部分の割合を少 なくとも１０パーセント増大させ、各ウェハ当りのメモリの密度を強く制限する 。ウェハ外のＥＥＰＲＯＭチップを用いた場合には、ＡｎａｒｔｎａｔｆＣ社の 方法によっては、完全に自己充足的なウェハレベルのメモリを提供することなら ない。しかも、良品としてのメモリに対してのみアドレスするソフトウェアは、 デバイスの作動速度を低下させる。

ＤＲＡＭメモリは、　（例えば４ＭビットＤＲＡＭについて約１６ミリ秒毎に） 定期的にリフレッシュ（再書込み）されなければならず、アドレス及びリフレッ シュに際して大きな過渡的スイッチ電流を伴なうという良く知られた欠点を有し ている。通常、ＤＲＡＭメモリはチップセレクト入力を有しておらず、１つの行 或いは１つの列全体のための単一のアドレスフィールドよりもむしろ行及び列ア ドレスを提示することによりアドレスされるようになっている。

従来形式のウェハサイズＤＲＡＭメモリを構成するためには、大電流が必要であ ったり、チップセレクトその他のアドレス用の追加の回路要素が必要となる等の 問題を解消しなければならない。

従来形式に基づく単一チップ集積回路メモリは、メモリセル、個々のメモリセル にアクセスするためのアドレスをデコードするためのデコード回路、アドレスメ モリセルの状態を検知する（読み出す）ためのセンス増幅器及びローカルな金属 接続バスを駆動するためのラインバッファトライバを個々に備える同一の小さな 多数のメモリブロックからなるのが一般的である。各単−チツブ集積回路メモリ は、制御及びタイミングの機能を果たすための他の回路、多数のメモリグループ を支援するために必要となる追加の回路及び、パッケージ或いはチップ外の他の 電気的接触部分に物理的に電気的接続を行なうために用いられるボンドパッドも 備えている。多数のチップを単一のメモリに組み合わせるためには、これらの追 加の回路或いは構造体が、１つの共通なユニットとして小さなメモリブロックの グループを支援或いは制御しなければならない。このような従来技術に基づくメ モリに於ては、追加の回路がウェハの面積の全体の５０パーセントを占めるのが 一般的である。

免匪旦舅ｊ 高い歩留まりをもって製造することができ、消費電力が少なく、高密度であって 、付加的な部分に対して機能的な部分の比が高く、テストが容易であって、欠陥 により失われる部分が少なくしかも経済的に製造可能なウェハスケールデバイス を形成することが望まれる。

本発明によれば、繰り返される回路のブロック、繰り返される制御ロジックのセ グメント及びバス構造を備える集積回路が提供される。ブロック、セグメント及 びバス構造は、相互接続される前にテストされる。これらが相互接続された後、 集積回路が上記したような目的を達成したものとなる。本発明は特に、アドレス 可能な回路からなる複数の同一のブロックを用いたウェハサイズの集積回路に特 に適用可能なものである。

本発明によれば、多数の同一の回路要素のブロック及び多数の同一の制御ロジッ クのブロックがウェハ上に提供され、回路要素のブロック及び制御ロジックのブ ロックの両者がデバイスの全体的な容量をそれほど削減することなく、欠陥が発 見されたブロックを破棄するのに十分に小さく、しかも、全てのブロックをテス トするために比較的少数の既存の試験用プローブを用いるのに十分な大きさを有 している。制御ロジックは、ウェハの直径に沿って延在する中央チャンネルに設 けられのが好ましく、回路要素は、この中央チャンネルの両側に位置するように しておくのが好ましい。制御ロジックを回路要素に接続するためには、バス構造 が用いられ、それにより、どの回路要素が接続されるべきであるか選択し、どの 制御ロジック要素が接続されるべきであるか選択し、回路要素をアドレスするた めに制御ロジックにより用いられるべき構造を選択する上でのフレキシビリティ を可能にする。このバス構造は、回路要素及び制御ロジックを構成する複数の層 の上側の、好ましくは単一の層により構成される。

１肱五呈工１１ 上側のバス構造層と、下側の回路要素及び制御ロジック要素を構成する複数の層 との間には、各デバイスについてカスタム化された１つまたは複数のとア（ｖｉ ａ）層が設けられている。　（ビア層は、上側の導電層と下側の導電層との間の 電気的接触を可能にするようなビア開口を備える絶縁層からなっている。）好ま しくは、単一のとア層が設けられる。本発明によれば、この単一のとア層に於け るとア開口の位置をカスタム化することにより、　（１）回路の欠陥を有するブ ロックを回避し、　（２）欠陥を有する制御ロジックを回避し、　（３）欠陥を 有するパスラインを回避し、　（４）最終的な構造の組織を選択する等、複数の 結果を達成することができる。ビア層の上側のバス構造及びビア層の下側の要素 の構造は、単一のビア層により３つの目的の全てが達成されるように構成される 。全てのカスタム化を単一のとア層に対して行なうようにすることにより、多数 のチップサイズデバイスを製造する場合に比較して、ウェハサイズの集積回路を 製造する費用を節約することができる。

カスタム化過程は、完全に機能を果たし得る繰り返される要素のブロック及び完 全に機能を果し得る制御ロジックセグメントを構成するのに必要な集積回路の全 てのアクティブな導電層を製造した後に行なわれる。これは、少なくとも相互接 続金属層の第２のレベルまでの製造過程を含むのが通常である。しかしながら、 製造過程に於けるこの時点に於て、この第２の金属層のレベルを含む、回路要素 の全てのブロック及び中央制御チャンネルロジックブロックが、電気的に互いに 絶縁される。この時点（第２の金属層）までの製造工程の終了後、各回路要素ブ ロック及びロジックブロックが、テストプローブの方法を用いて完全にテストさ れ、全ての良品及び不良品のブロックをコンピュータデータベースにマツピング する。

ある製造方法によれば、テストを行なった後に、第２の金属層と第３の金属層と の間に位置する補助的なとア層が、良品ブロックに対してのみ接続されるように パターン化される。そのビア層は、特定の機能を果たす回路要素のブロックを相 互接続するためのバス構造に対する接続を行なうものである。ビア層は、中央チ ャンネルに位置する制御ロジックを、機能を果たすことのできる回路要素のブロ ックの良品の全てに対して接続する。この絶縁層は、欠陥を有する回路要素ブロ ック或いはロジックブロックに対する電気的接続を回避し、全ての良品のブロッ クのみを、許容される組織を構成するように接続するために、全体的な構造に於 ける、個々にカスタム化されなければならない唯一の部分をなしている。このパ ターン化は、直接書き込みＥビームリンゲラフィシステムを用いることにより達 成することができる。或いは、パターン化を、レーザ露光、レーザドリル、個々 のウェハのための独自のマスクを製造する方法或いは選択的な接続を行なうアン チヒユーズを用いることによっても行なうことができる。以下に説明しようとす る８０ＭバイトのＲＡＭについての実施例に於ては、所定の位置に開かれるべき ビアの数が５０万のオーダであるが、これは現代の技術水準にとってみれば過大 な数字ではなく、多数の個々の集積回路チップにより提供される回路要素の等価 的な数に比較すれば小さい。ビアが開かれる必要のある位置は、テストにより得 られ、コンピュータデータファイルに記憶されたデータに基づいて計算される。

所定のビアの位置を開かないことにより、欠陥を有するブロックを回路から除外 することができる。

本発明によれば、バス構造と回路要素ブロックとの間のビアを開くステップによ り、欠陥を有する回路要素のブロックを除外するように良品のブロックのみを接 続するべき制御過程を行なうばかりでなく、最終的な構造の組織及び回路要素の ブロックがグループ化されるべきバンクの数をも制御することができる。

ここで述べた組織について理解を深めるために、本発明のメモリの実施例の物理 的組織について以下に簡単に説明する。大容量メモリ（またはロジックデバイス ）は、小さなユニットをなす幾つかの階層に分解される。まず、メモリをバンク に分割する。機能的には、バンクはワードに分解され、ワードは更にビットに分 解される。物理的には、バンクは、セルの行及び列に分解されたブロックとして 分解される。各セルは１メモリビツトを提供する。ワードとは、単一のアドレス によりアクセスされる要素（例えば、メモリセル）のグループである。任意のメ モリブロックは、その物理的位置に関わらず、ウェハサイズメモリの機能的組織 内の任意の場所に割当てることができる。

ラインについてフレキシブルなバス　。

（好適実施例に於ては、単一の第３の金属層からなる）最終的な金属層は、幾つ かのバスを含むバス構造を有している。

バス構造は、ビアレベルでのカスタム化が行なわれる時に決定されるデバイスの 最終的な機能組織に於けるフレキシビリティを提供するように定められている。

また、バス構造は、クラスタ化され或いはランダムに分散した欠陥を同じように 簡単に取り扱い得るように定められている。アドレスバスは、デバイス全体に於 ける任意の要素のセット（任意のワード）をアドレスするのに十分なビットを提 供する。デバイスは、同様の要素のブロックからなり、ワードのビットは１ブロ ック当り数ビットといった具合に、複数のブロックに渡って記憶される。アドレ スビットのあるものは、ブロックのどの要素がアドレスされるかを選択し、他の アドレスビットは、どのブロックがアドレスされるかを選択する。ブロック内の 要素を選択するアドレスビットは、好ましくはデバイス全体の全てのブロックに 同様に接続されている。ブロックを選択するビットは、真値及び相補値ラインの 両者に設けられ、これらのラインの異なる組み合わせが、異なるブロックのそれ ぞれに於けるＡＮＤゲートに接続されていることにより、各ブロックをイネーブ ルするための特定のアドレスを与えるようにしである（ブロックをイネーブルす るためにＯＲ，ＮＯＲ或いはＮＡＤゲートを用いることもできる）。このような 新規な構成により、カスタム化されたビア層がパターン化される時に、ブロック に対して独自のアドレスを与えることができる。

この構成により、ビア層がパターン化される際に、ブロックの組織（ブロックの バンクの数）を確立するのが可能になる。テストを行なって欠陥を有すると判定 されたブロックは、ビア層をパターン化する際にアドレスバス構造に接続されな い。

１友１」９仁と三１ 本発明の更に別の特徴は、複数のアドレスバスを持ち得る点にある。以下に説明 する好適実施例に於ては、２つのアドレスバスが用いられている。この特徴は、 特にメモリへの応用に有用であり、特に、ダイナミックランダムアクセスメモリ の自動リフレッシュを行なう上で特に有用である。データバスの数として、合計 ３つの固定されたバスを用いるのが好ましい。ＤＲＡＭの場合には、これらのバ スは、データバスと、第１の（リード／ライト）アドレスバスと、第２の（リフ レッシュ）アドレスバスとからなる。

データバス及びリード／ライトアドレスバスは、従来から知られた機能を果たす が、新規な特徴として、リード／ライトアドレスバスは、上記したように、　（ リフレッシュバスと同様に）バンクアドレス及び要素アドレスからなる２種のラ インを用いる。リード／ライト及びリフレッシュアドレスバスはいずれも全ての バンクに於ける全てのブロックをアクセスする。バンクが、機能的及び物理的な ２つの意味で分割されていることから、一時に複数のバンクをアドレスすること が可能でありかつ好ましいことである。デバイスに与えられた、リード／ライト 及びリフレッシュアドレスバス上のリード／ライト及びリフレッシュアドレスが 、異なるバンクに向けられたものである場合には、アドレスされた両要素を同時 にアクセスすることができる。従って、ＤＲＡＭをリフレッシュすることは、Ｄ ＲＡＭを読みかつ書き込む速度に対して無視し得る程の影響を与えるのみである 。

一 本発明の更に別の特徴として、回路要素のブロックの構造は、ブロック間に於て 相互接続可能なラインの格子をなすように配列された電源及び接地ラインを備え 、これらのラインが物理的に隣接していることから、高い安定性を有する高静電 容量電源及び接地供給ラインが形成される。

ロジッ 本発明の好適実施例によれば、制御回路が集中化されていることから、個々に制 御ロジックを備える複数の個々のチップからなる構造に比較して、付加的な制御 回路を全体として削減することができる。本発明の制御ロジックは、ウェハサイ ズメモリをあたかも単一のメモリチップであるかのように取り扱う。メモリにつ いてのある実施例に於ては、集中化された回路が約７，０００のメモリブロック を制御する。テストを行ない、製造過程を終了する前にあっては、制御回路は回 路要素の特定のブロックに接続されていない。特に、制御回路は欠陥を有するブ ロックに接続されていない。従って、欠陥を有するブロックを切り離すための付 加的な制御回路を必要としない。本発明によれば、（回路要素のサイズ、ライン 幅及び非整合の度合に関する公差等の点に関して）同一の生産技術を用いて得ら れた複数の個々のチップに於ける場合よりも、単位面積当り、より高密度の回路 要素を備えるウェハが次のような特徴を組み合わせることにより実現される。ま ず、ウェハ全体を制御するために集中化された制御ロジックを用い、冗長な要素 を含まない複数の小さな回路ブロックを提供し、繰り返される要素のブロックに 於ける制御回路を最小化することにより達成される。

欠陥を有する要素を含むブロックの排除は、欠陥を有する要素を含むと判定され たブロックに対して制御回路或いは電源を接続しないことにより達成される。こ れにより、付加的な回路の量を、従来形式の単一チップＤＲＡＭに於ける約５０ パーセントから、全ウェハ面積の約２５パーセントにまで削減することができる 。

立土凶±１ 本発明の更に別の特徴として、同一のアドレスを有する回路要素のためのバス構 造を、デバイス上の離れた位置に設けることができる点にある。即ち、単一のワ ードの複数のビットがそれぞれ異なるブロックに配置され、しかもこれらのブロ ックがデバイス上に於て互いに離隔したものであってよい。このようにして、同 一のアドレスを有する回路要素が繰り返しかつ頻繁にアドレスされるような用途 に於ては、　（高温となるウェハ上の位置としての）ホットスポットを回避する ような物理的配置が達成され、同一位置に於けるスイッチング電流の過渡電流の 発生頻度を低減することができる。これは、デバイスの寿命を延ばし、スイッチ 電流により引き起こされるノイズの影響を極小化するのを可能にする。

テスト 本発明によれば、補助ビア層が、テストにより検出された欠陥を回避するように パターン化されるべく、デバイスの製造工程が完了する前にテストされる。テス トパッドを適切に配置することにより少数のテストパッドを用いるのみでデバイ スの全てのセルをテストプローブによりテストすることが可能となる。２つの実 施例が説明される。第１の実施例に於ては、補助ビア層の下側に位置する導電層 に於てテストパッドがアクセスさね、ビア層が形成される前にテストが行なわれ る。第２の実施例に於ては、補助とア層が設けられ、テスト用のビアのみが形成 されるようにパターン化される。次にバス層が形成されパターン化される。

このパターン化により、テストビア及びパスラインの上側にテストパッドが形成 される。この時点に於て、パスラインはテストパッド及びその下側に位置する回 路要素及び制御ロジックのブロックから電気的に絶縁される。この第２の実施例 に於ては、補助ビアは、ビアが設けられるべき位置に於てアンチヒユーズを短絡 するかまたはビアが設けられるべき位置に於て２つの金属層を融合させるような レーザまたはＥビームの溶融過程を用いることにより、テストした後に、補助と アが、ビア層に開かれる。これらのビアを開くことにより、バス構造を、その下 側に位置する制御要素及び制御ロジックのブロックに接続することができる。

ウェハが多数の欠陥を有することが発見された場合にはは、それだけ少ない数の ブロックを接続し得ることとなり、メモリが全体としてそれだけ小さな容量を有 することとなる。しかしながら、重要なことは、少なくとも成る数の良品のブロ ックを用い得ることである。例えば、ウェハ全体のためのロジックデバイスや、 接触パッド、接触パッドに関連するバッファ、パスラインセグメント等、かなり の余剰（冗長）な付加デバイスが設けられていることから、メモリを制御するた めに利用可能な良品としての付加デバイスが存在しないという確率は極めて低い 。従って、本発明に基づくメモリは、高い歩留まりをもって製造することが可能 であり、メモリデバイスのサイズは、その製造に際して或いはその製造後に決定 される。

本発明によれば、欠陥のあらゆる分布状況を許容しかつ多数の欠陥を許容し得る ような冗長性が設けられている。

バス構造がテストを行なった後に接続されるものであるため、良品のブロックに 対してのみ接続さね、従って欠陥の位置は重要でない。更に、最終的なバーンイ ン（ｂｕｒｎ−ｉｎ）のテストを行なった後に不良であると判定された場合には 、これらの不良のブロックを、予めテストさね、用意されていたスペアの良品の ブロックと置換してバス構造に接続するための方法も提供される。

上記した構造は、スタチックＲＡＭ　（ＳＲＡＭ）、電気的にプログラム可能な ＲＯＭ　（ＥＰＲＯＭ及びＥＥＰＲＯＭ）等の任意の形式のメモリ或いはアレイ プロセッサ等の規則的なマトリックスロジック構造に対して用いることができる 。基本となるウェハを製造するために、ＣＭＯＳ。

ＮＭＯ８或いはバイポーラ等任意のウェハ処理方法を用いることができる。

第１Ａ図は、好適実施例の機能的構造を示す。

第１Ｂ図はメモリブロックの模式的ダイヤグラム図である。

第２図は好適実施例に於けるウェハの全体的な物理的レイアウトを示す。

第３図は信号がウェハに送られ或いはウェハがら送り出される状況を示す。

第４Ａ図はメモリブロック及びそのテストパッドの機能的組織を示す。

第４Ｂ図はメモリブロックが対をなして組織され、テストパッドが、テスト上の 都合により入り組んで構成されている様子を示す。

第５Ａ図は電源及び接地供給ラインの金属層１のパターンを示す。

第５Ｂ図は電源及び接地供給ラインの金属層２のパターンを示す。

第５Ｃ図は金属層３の電源及び接地ライン、コネクタパッド及びデータ１０及び アドレスバスを示す。

第５Ｄ図は金属層１．２及び３の配置を示すための電源及び接地バス複合構造を 示す。

第６Ａ図はブロック及び中央チャンネルの上側で延在する金属層３のバスを示す 。

第６Ｂ図はデータバスラインを対をなすブロック間に於て共有し得るようにデー タバスコンタクトが配置されている様子及びメモリブロック対の向きを示す。

第７図は中央チャンネルからブロック対の行を引きだすためのアドレス及びデー タバスを模式的に示す。

第８Ａ図は中央チャンネルセグメントの一部の物理的配置を示す。

第８Ｂ図は第８Ａ図に示された中央チャンネルセグメントの前記部分のための金 属層２及び金属層３のバス構造を示す。

第９Ａ図及び第９Ｂ図は、ブロックの信号線を信号バスに選択的に接続可能にす る様子を示す。

第１０Ａ図は、冗長な接続位置を有する金属層３の水平方向バス構造に於ける３ 本の信号ラインの詳細図である。

第１０Ｂ図は第１０Ａ図の冗長なライン構造について利用可能な修復能力を示す 。

第１１図はランインを行なった後に置換のために利用可能なスペアブロックを含 むメモリ組織を示す。

！！１ＪＪｕ！ｌグ１１ 実施例として以下に説明されかつ図示されたものは、７２０Ｍビット　（９ビツ トバイトの８０Ｍバイト）ＤＲＡＭである。好適実施例の構造は、単一の４Ｍビ ットＤＲＡＭと同程度の動作速度を有し、９個の単一の４ＭビットＤＲＡＭの全 体よりも小さな電力消費及び過渡電流を有する。

このウェハサイズメモリは、同様の（本実施例の場合４Ｍビット）基本的なゲー トを用いて製造される単一チップメモリに対して（単位面積当りのメモリセルの 数としての）メモリの密度及び電力消費の点で大幅な改善がなされたものである 。ここで記載された好適実施例は、８０Ｍバイト（７２０Ｍビット、詳しくは７ ５４，９７４，７２０ビツト）の容量を有し、小さなメモリブロックの集合から なっている。以下に於て、キロ＝に＝２１０＝１，０２４、メガ＝Ｍ＝２２０＝ １，０４８，５７６であるという定義が用いられる。各ブロックは、６４ＫＸ２ （実際には６５，５３６×２）ビットのＤＲＡＭメモリ及び行列アドレスデコー ダ、ライトイネーブル回路、センス増幅器、入力／出力バッファ及びバンクセレ クトアドレスからの独自のアドレスをデコードするための追加のロジックを備え ている。各ブロックは、１４４個のブロックからなる４０のバンクに機能的に分 類されており、各バンクは、１８，４３２にビット（１４４Ｘ６４ＫＸ２）を含 み、全体として７３７Ｘ２８０にビットのメモリ容量を有する。従って、全体と して５．７６０個のブロックが設けられている。ビットはワードの一部としてア ドレスされ、各ワードは２８８ビツトの長さを有する。従って、メモリは２．５ Ｍワードの容量を有する。このような機能的なグループ化は、バンク内のブロッ クの数及びバンクの数を変更することにより変更することができる。

１１濃」Ｕ側乙監作 第１Ａ図は本発明の好適実施例の機能的組織を示す。メモリがバンクに分割され ていることを留意されたい。各バンクは複数のビットを有するワードに機能的に 分割されている。各バンクは、要素のブロックとして物理的に分割されている。

各要素は１つのビットを有する。第１Ａ図に示されるように、ウェハサイズＤＲ ＡＭ１５０はそれぞれ６４Ｋ（６５，５３６）ワードからなる４０！のバンク１ 〜４０からなり、ワード２−１６，０００等の各ワードは２８８ビツトのメモリ 容量を有し、従って全体として２８８ビツトの長さを有するワード（９ビットバ イト３２個の長さ）について２．５Ｍワードのメモリ容量のメモリ容量、即ち８ ０Ｍバイトのメモリ容量を有する。各バンクはブロックに分割されている。ブロ ック２−９５及び３−９４〜３−９６が第１Ａ図に示されている。ブロックは１ ．ワードのビットが１つのブロック内に位置するように最も単純に組織されてい る。この場合、２８８個のブロックが１つのバンクを構成し、各ブロックが６４ にビットを含む。しかしながら、ブロックが１ワードの１ビツトよりも大きな数 のビットを提供し、１ビツトラインより多くのビットをアクセスし得るような場 合には、アクセスのために必要となる付加回路が節減される。

以下に説明する実施例に於ては、１つのブロックは２ビツトラインをアクセスし 、１ワードの２ビツトを提供する。

従って、各バンクは１４４個のブロックに分割さね、全体として５，７６０個の ブロック（１４４ｘ４０）が設けられる。この実施例に於ては、各ブロックは１ ２８にビットのメモリに加えて、第１Ｂ図について後記するようにバッファ及び ラインイネーブルポートを有する２つのデータＩＯボート及びアドレスデコード 回路を備えている。

Ｌ五ｙ五１１ ８０Ｍバイトウェハサイズメモリ１５０は、読み取り及び書き込みのために、ポ ート４３に於ける単一の２２と・ソトアドレスによりアドレスされる。単一の２ ２ビツトアドレスは、２．５ＭＨｚワード（２，５Ｘ２２０ワード）のそれぞれ に対して独自のアドレスを提供する。アドレスフィールドの下位７桁は、メモリ 構造に於て５，７６０ブロツクの全てについて同時に利用可能であるブロック列 アドレスを提供する。アドレスフィールドに於けるその上位７桁は、同じくメモ リ構造に於ける５、７６０プロ、ツクの全てについて同時に利用可能である行ア ドレスを各ブロックについて提供する。アドレスフィールドの最上位６桁は、バ ンクアドレスを表わす。これらの上位６桁は、適当なバンクに於ける各ブロック の行列アドレスをイネーブルすることより、アドレスされるべき４０バンクのい ずれか１つを選択する。１つのバンクに於ける１４４ブロツクのどれもが同じア ドレスに対して応答するように、この６ビツトアドレスは、異なる各バンクを構 成するブロックのデコード回路に対して異なるものとして加えられる。実際には 、これらの最上位６桁は、４０に限らず６４（２６）個までのメモリバンクを定 義するために用いることができる。実際、補助ビア層をパターン化する際に、同 一のメモリを６４個ものメモリバンクを備えるものとして構成することができる 。

第１Ａ図に於て、ウェハスケールメモリのリード／ライト及びリフレッシュアド レスバスが４０個のメモリバンクの全てに於けるブロックのそれぞれに対してラ ウテイングされた５つのアドレスバス４５〜４９として組織さね、全体として５ ．７６０個のメモリブロックが設けられる。７ライン式のリードライト列バス４ ５は、符号４３の部分に対して加えられた２２ビツトのリード／ライトアクティ ブアドレスフィールドの下位７桁を受け、５，７６０個のメモリブロックのため の７個の列アドレス人力８０９（第１Ｂ図）を提供する。９本ライン式リード／ ライト列バス４６は、符号４３の部分に対して加えられた２２ビツトアクテイブ アドレスフイールドの下から８番目〜１６番目の桁を受け、５，７６０個のメモ リブロックの全てについてのメモリブロックのアクティブ行アドレス人力８２３ （第１Ｂ図）を提供する。リード／ライトバンクアドレスバス４７は１２本のラ インにより構成されへ　符号４３により示される部分に加えられた２２とブトリ ード／ライトアドレスフィールドの上位６桁のアドレスビットの真値及び相補値 を提供する。バス４７の１２本のラインから得られた上位６桁のビットの真値及 び相補値は、各メモリバンクの１４４個のメモリブロックに加えられ、各メモリ バンクに於て、ブロックに対して異なる真価または相補値の組み合わせが加えら れ、入力８２５について第１Ｂ図について以下に説明するように、読み出し及び 書き込みのためのメモリバンクアドレスを設定する。

リフレッシュ行バス４８は、リフレッシュに際して生成されるべき行アドレスを 提供するための９本のラインを備えている。この９ビツト行アドレスは、リフレ ッシュカウンタによりウェハ上に於て生成される。これらの９本のライン８２２ （第１Ｂ図）は、５，７６０個のメモリブロックの全てについて共通に接続され ている。リフレッシュバンクアドレスバス４９は、リフレッシュカウンタの上位 ６桁のビットの真値及び相補値を含みかつバンクリフレ９．シュアドレスに対応 する１２本のラインを備えている。バス４７の場合と同様に、バス４９上に於け るこれら１２本のラインの内の６本は、入力８２４について第１Ｂ図について記 載したように、リフレッシュのためにメモリバンクアドレスをデコードするため の同一の独自の組み合わせをなすように各メモリバンクの１４４個のメモリブロ ックに接続されている。

バス４７の６つの真値ビットは、コンパレータ５５により、バス４９の６つの真 値ビットと比較され、バス４７．４９に於て同一のアドレスが検知された場合に は、リフレッシュ中断（割り込み）信号４４を出力する。この中断信号４４は、 リード／ライト及びリフレッシュのために同一のバンクがアドレスされたことを 示している。その場合、リフレッシュアドレスが優先し、中断信号が、リード／ ライトアドレス４３を提供するソースに送られ、アドレスされたバンクのリフレ ッシュが完了するまでリード／ライト動作が遅延される。

ライトイネーブル入力ポート４２は５，７６０個のメモリブロックの全てについ て共通に接続されている。このポートは、入力の状態（ハイまたはロー）に応じ てメモリに於けるリード及びライト動作を選択する。リード或いはライトのため の状態は、メモリブロックの詳細な設計条件に応じて決定されるもので、設計時 に於ける任意の選択事項をなしている。ライトイネーブルポート４２はまた、デ ータバス４１のデータＮｏラインと直列をなす双方向■０バッファ８０４．８０ ５．８１０及び８１１（第１Ｂ図参照）を流れるデータの向きを制御する。メモ リに対するライト動作に際して、データＩＯバス４１からのデータはメモリブロ ックに送られる。リード動作に際しては、メモリブロックのデータの内容が、デ ータＩＯバス４１及びウエノ１の出力に向けて送られる。

データｒｏバス−的な データＩＯバス４１は２８８本のデータＮｏラインを備えている。各ブロックは 、これら２８８本のデータ■０ライン４１の２つに対するアクセスを行なう。例 えば、バンク２のブロック２−９５は、データ■０ライン４１−１９１及び４１ −１９１に対してアクセスを行なう。バンク３に於けるブロック３−９５も、同 じ２本のラインをアクセスするが、これらの２本のラインは異なるバンクの一部 をなすものであって、従ってブロック２−９５とは同時にアクセスされない。ウ ェハサイズメモリ１５０の内部に於けるメモリブロックの機能的にな配置は、そ の固有のバンクアドレス及びそれが物理的に接続されているラインのデータＩＯ ビット位置により決定される。

１詐 ウェハスケールメモリ１５０の通常の動作に際して、リード及びまたはライトサ イクルに於けるアドレスの安定性を維持するために、完全な２２ビツトリード／ ライトアドレスが提供さね、クロック人力５３に応答してアドレス入力レジスタ ５１にクロックされる。２２ビツトアドレスが４０バンクのメモリの全てに対し て同時に提供される。アドレスの上位６桁のビットに応答して、４０個のバンク の１つに集められた１４４個のブロックの全てが選択される。

選択されたバンクに於て、１ワードを構成するビットが、アドレスの他の１６ビ ツトにより表される行及び列アドレスをイネーブルすることによりアクセスされ る。これにより、１４４個のブロックのそれぞれに於ける２つのメモリビットが 、ライトイネーブルピン４２の状態に応じて、データ■０バス４１に対して或い はそれから読み出し或いは書き込まれることとなる。メモリの残りの５，５１６ ブロツクの全てに於て、リフレッシュのために選択されない限り、行及び列アド レスがディスエーブルさね、　（消費電力の小さい）待機モードに保持される。

リフレッシュ ＤＲＡＭ１５０は行のみをアドレスすることによりリフレッシュされる。列アド レスを加えることなく行アドレスのみを加えることにより、アドレスされた行の 全てのビットが同時にリフレッシュされる。このリフレッシュ方法は、時間を節 約する上で好まれる。本実施例に於ては、６４に個のハーフブロックメモリが、 ５１２行の１２８列としてグループ化されている。従って、リフレッシュを行な うためには、６４にではなく５１２個の異なるアドレスのみが必要とされる。Ｄ ＲＡＭの各メモリセルが、１６．４ミリ秒毎にリフレッシュされる必要がある。

従来形式の”５ｔｅａｌ−ａ−ｃｙｃｌｅ″式のリフレッシュサイクルを用いる 従来形式のＤＲＡＭに於ては、　（行アドレス当り２００ナノ秒として）１リフ レッシュ動作について２００ナノ秒が必要とされる場合、１行の全体が同時にリ フレッシュされる場合でも、２．５Ｍワード×２８８ビットのメモリをリフレッ シュするために４．０９６ミリ秒（４０Ｘ５１２Ｘ２００ナノ秒）が必要となる 。そのためには、リフレッシュを行なうために、リード／ライト動作から、４サ イクル毎に１サイクルを「盗む」必要があり、即ち、メモリはデータ転送のため 全体の時間の７５パーセントに於てのみ利用可能となる。本発明に於ては、後記 するように、自動的なバックグラウンドリフレッシュをその特徴の１つとするこ とにより、リフレッシュに要する時間を更に一層節減することができる。

第１Ａ図及び第１Ｂ図に示された好適実施例は自動バックグラウンドリフレッシ ュを用いるものである。第２のりフレツユアドレスが、単純なカウンタ５２（第 １Ａ図参照）を用いることによりウェハ１５０上に生成される。カウンタ５２の 出力はリフレッシュバス４８及び４９を駆動し、リード／ライトアクティブアド レスフィールド４３のバス４６及び４７上の上位１５桁ビットと同様な１５ビツ トのアドレスフィルードを提供する。カウンタ５２により提供されたリフレッシ ュアトＬノスは、全てのブロックのバンクに対して同時に与えられる。各ブロッ クに於けるデコードロジックＡＮＤゲー）８１４　（第１Ｂ図参照）は、バス４ ９から上位６桁のアドレスビット８２４（バンクリフレッシュアドレス、第１Ａ 図参照）の真値または相補値を受けることにより、４０個のバンクの内の１つ（ 全体として５゜７６０個のブロックの内の１４４個のブロック）がリフレッシュ のために選択される。リフレッシュアドレスの他の９ビツト８２２（第１Ｂ図参 照）はイネーブルされ、リフレッシュされるために選択されたバンクの１４４個 のブロックのそれぞれに於ける１つの行を選択する５１２（２９）個の固有のア ドレスの１つとして行デコード８０１によりデコードされる。リフレッシュのた めに１つのブロックが選択されると、選択されたバンクの全てのブロックに於て リード／ライトアドレス５３（全て２２ビツト）がディスエーブルさね、リフレ ッシュカウンタ５２からのリフレッシュ行アドレスにより選択されたバンクが、 リフレッシュサイクルのためにイネーブルされる。カウンタにより５１２個の行 アドレスの全てが生成された後、リフレッシュアドレスの上位６桁のビットの１ つの状態が変更され、別のバンクが選択される。一時に４０個のバンクの内の１ つのみがリード／ライトアドレスために選択さね、一時に４０個のバンクの内の １つのみがリフレッシュのために選択される。同時にリフレッシュ及びリード／ ライトのアドレスのために同一のバンクが選択される事態を回避するために、６ つの上位桁ビットとして与えられるバンクアドレスが、比較ロジック５５により リフレッシュアドレスと比較される。両アドレスが一致した場合には、外部イン タフェースに対して中断信号が与えられ、干渉するリフレッシュが完了するまで 、リード／ライト動作が完了するのを待つようにホストコンピュータ或いはコン トローラに対する指示を行なう。

リフレッシュカウンタ５２は、　（基本技術にとってリフレッシュをするのに要 する時間である）１６ミリ秒以下の時間をもって、３２．　７６８　（２Ｉ５） 個のアドレスの組み合わせを生成するのに十分な、Ｃ２クロック人力５４により 制御される時間をもって少なくとも１５ビツトであるその状態の全てをカウント する。このカウンタは、符号４３により示されるアクティブアドレスに対して非 同期的に動作するものであってよい。カウンタ５２は、リフレッシュクロックサ イクルが２００ナノ秒であると仮定すると、２００ナノ秒毎に新たなアドレスを 生成し、１６．４秒毎に新たなカウントを開始する。従って、各バンクは、０． １０２秒に亘って、１６．４秒毎にリフレッシュされる（１ブロック当り５１２ 行×１行当り２００ナノ秒）。即ち、全体の時間の０．６バーセントがリフレッ シュに費されることとなる。従って、従来技術に基づくメモリの場合には、全体 の時間の７５パーセントのみアクティブであったのに対し、このメモリは全体の 時間の９９．４パーセントアクテイブでいることができる。この点が、ＤＲＡＭ をリフレッシュするために第２のボート（アドレスバス）を提供することによる 利点をよく示している。例えば、メモリが６４に個の１８０ビツトワードの６４ 個のバンクとして組織されている場合、リフレッシュは６．５ミリ秒で完了し、 しかも一時に１バンクのみがリフレッシュを行なう。この場合、全体の時間の０ ．０６バーセント以下に於てのみ、リフレッシュ中のバンクに対してデータのア クセスを行なう試みがなされるのみとなる。

本発明に基づ（バックグラウンドリフレッシュの方法を用いた場合の利点をよく 表わすために、９０ビツトワードの１２８個のバンクに組織された構造に対して 本発明に基づく方法を適用してみる。この場合、メモリのリフレッシュに約１２ ．８ミリ秒必要となる。従来形式の５ｔｅａｌ−ａ−ｃｙｃｌｅ式リフレツリフ レッシュ方法場合には、メモリは全体の時間の約２２パーセントについてのみリ ード及びまたはライトのために利用可能であるのに対し、本発明に基づくバック グラウンドリフレッシュの方法を用いた場合には、リード及びライト動作は全体 の時間の１２８分の１の間に於てのみ中断されるのみであって、メモリは全体の 時間の９９パ一セント以上に亘って利用可能となる。

１ガニ亙Ｉ 従来形式のＤＲＡＭは、アドレスされるべきセルの行及び列に対してアドレス電 圧を加えることにより特定のメモリセルにアドレスする。行に対してアドレス電 圧を加えることにより、行の全ての静電容量に貯えられた電圧をセンス増幅器に 印加させ、１つの静電容量のみが読み出しまたは書き込みされるのではあるが、 対応する静電容量に向けて読み戻される。行がリード／ライトまたはリフレッシ ュ動作のため選択された時、従来形式のＤＲＡＭは、その最大電力を消費する。

この最大電力というのは、メモリが待機モードにあって、どの行もアドレスされ ていない時に消費される電力の５０〜１００倍に相当する。本実施例に於けるウ ェハサイズメモリに於ては、４０個のメモリバンクの内の２つのみがある与えら れた一時に高電力モードを取ることとなる。即ち、その内の一方は、リード／ラ イトのためのアクティブアドレスによりアクティブモードにあり、他方のバンク はリフレッシュモードにある。メモリをバンクに分割し、多くのバンクをアドレ スされない待機モードにしておくことにより、全体的な電力消費を大幅に削減す ることができる。与えられたある時点に於ける全電力消費量は、待機モードにあ る３８個のバンク及びアクティブモードにある２つのバンクの電力消費の和とな る。従って、全体として７２０Ｍビットのメモリの電力消費量は従来形式のメモ リアレイに於ける９つの従来形式の４ＭビットＤＲＡＭにより消費される電力よ りも小さい。

２のアドレスバスを　るメモリブロック第１Ｂ図に示されるように、メモリブロ ック２０はＤＲＡＭをリフレッシュする上で特に有効である２重アドレス方法を 提供する新規な特徴に加えて、従来形式のメモリセルをアドレスするために用い られる従来形式の行及び列デコードファンクションを備えている。第１Ｂ図に示 された実施例は、ＤＲＡＭリフレッシュのために第２のアドレスバスを用い、従 ってこの第２のアドレスバスは、マルチプレックスされた行アドレスラインを有 するが、全ての列が同時にリフレッシュされることから列アドレスラインを備え ていない。

メモリブロック２−９５に於ける行をリフレッシュするために９本のリフレッシ ュ行アドレスライン８２２が設けられ、各ラインは（１つのＡＮＤゲートを有す るものとして図示されているが実際には７つの並列２人力ＡＮＤゲートからなる ９つの２人力ＡＮＤゲート８２７のそれぞれの入力端子に接続されている。これ ら７つのゲート８２７のそれぞれの他方の入力端子には、６人力ＡＮＤゲート８ １４の出力端子からのリフレッシュイネーブル信号が供給される。ＡＮＤゲート ８１４に至る６本の入力ラインは、６つの真値及び６つの相補値アドレスビット を伝送する１２本のラインを備えるリフレッシュアドレスバスから得られる。こ のアドレスバスは、第２図について後記するように、中央チャンネル１０１から ｌＩ３の金属層に於て水平方向に延在する。各ブロックのバンクは、異なる組み 合わせの真値及び相補値のラインを用い、従って異なるバンクに属するブロック は、イネーブルアドレスバスに加えられた異なるアドレスに応答してイネーブル される。

第１Ｂ図に示されるように、各メモリブロックは更に９本のリード／ライト行ア ドレスライン８２３を備えている。

これらの９本のラインは、９個のＡＮＤゲート８２８のそれぞれの一方の入力端 子に対して信号を供給する。これら９個のＡＮＤゲート８２８のそれぞれの他方 の入力端子に対してはインバータ８１６からの信号が供給される。インバータ８ １６は、ＡＮＤゲート８１４がブロックをリフレッシュのためにイネーブルして いないことを示すようにＡＮＤゲート８１４の出力がローである場合にのみＡＮ Ｄゲート８２８に対してハイレベルのイネーブル信号を供給する。このように、 インバータ８１６は、ＤＲＡＭに対して書き込みまたは読み出しを行なおうとす るデバイス及びリフレッシュ回路の両者によりブロックが同時にアクセスされる 場合に発生する相互干渉を回避し、ＡＮＤゲート８１４及びインバータ８１６は リフレッシュ機能に対して優先的に取り扱われる。ＡＮＤゲート８１４に接続さ れた１２本の真値及び相補値ラインの内の６本を、ＡＮＤゲート８１５に接続さ れているのと同様の組み合わせにすることは概念的には単純であるが必ずしも必 要な事項ではない。

マルチプレクサ８２１は、ＡＮＤゲート８２７または８２８のイネーブルされた セットからのアドレスを行デコード回路８０１に提供する７つの２人力ＯＲゲー ト８１３を有する。　（ＡＮＤゲート８２７または８２８のディスエーブルされ たセットは、論理０信号を供給し、従ってＯＲゲート８１３の出力に対して影響 を与えない）。行デコード回路８０１は、ＯＲゲート８１８を介して、ＡＮＤゲ ート８１４または８１５の出力から論理的に真である信号からなる有効なバンク アドレスによりイネーブルされた時に、９ビツトアドレスに応答して、両メモリ グループ８０２及び８０３に於ける５１２（２９）行のいずれか１つを励起させ る。

ＡＮＤゲート８１７からのライン８１９は、ブロック２−９５が属するバンク２ （第１Ａ図）がリフレッシュされておらず、ブロック２−９５が、リードまたは ライト動作のために有効なアクティブアドレスによりアドレスされている場合に のみ列デコーダ８０８をイネーブルする。列デコーダ８０８がイネーブルされる と、該デコーダは、アドレスライン８０９上の７ビツト列アドレスをデフードし 、メモリグループ８０２及び８０３のそれぞれの１つの列を励起させる。ライト イネーブルライン８０６は、バッファ８０４．８０５．８１０及び８１１のいず れを励起するかを制御することによりリード及びライト機能のいずれかを選択す る。書き込みのためには、バッファ８０４及び８１０が励起される。読み出しの ためにはバッファ８０５及び８１１が励起される。

更に、メモリユニット８０２及び８０３のそれぞれに於て１２８本の列（ビット ）ラインのそれぞれにセンス増幅器が接続されている。ＤＲＡＭの技術分野に於 てよく知られているように、リフレッシュに際して、各列ラインがアドレスされ ている際に、その列の全てのセルのデータが、対応するビットラインに加えられ 、該ビットラインは、対応するセンス増幅器に接続され、再び対応するセルに向 けて信号が送り返されることによりセルがリフレッシュされる。ライン８１９は 、リフレッシュに際して列デコーダ８０８をディスエーブルさせることにより、 リフレッシュされるべきデータがライン８０７及び８０８上に位置しておらず、 従って読み出しまたは書き込まれつつある他のメモリセルによりライン８０７及 び８０８に接続されたデータバスライン上にあるデータと相互に干渉することが ない。

（第１Ａ図に示されたグループ４１の２８８本の１本である）単一のデータ■０ ラインは、４０個のメモリバンクのそれぞれの単一のメモリグループのデータ１ ０端子に（単一の電気的接続を形成するように単一の金属ラインまたは複数の金 属ラインを介して）物理的に接続されている。２つのデータビットに接続された （第１Ｂ図のグループ８０２及び８０３等の）２つのメモリグループは個別にテ ストされ用いられ或いは除外することができる。これらのグループは、他のメモ リグループよりも互いに密接に関連しているが、両グループは同一のメモリブロ ックに割当られなければならず、いずれも同一のアドレスデコード回路を用いる 。しかしながら、好適実施例に於ては、共通のデータＩＯラインに接続された複 数のメモリグループ（４０個のメモリバンクのそれぞれについて１つのグループ ）を物理的にグループ化するのが好ましい。このグループ化により、与えられた メモリバンクに割当られた１４４個のメモリブロック（２８８グループ）が物理 的に、ウェハ上に広く分布させられることとなる。

ＳＲＡＭのための２　アドレス 上記した第１Ｂ図の説明は、リード／ライト及びリフレッシュ動作のためＤＲＡ Ｍ技術のための２重アドレスに関するものであった。それに代えて、第２のアド レスバスを、第１及び第２のアドレスバス構造がメモリの２つの部分を同時にア ドレスし得るようなＳＲＡＭ技術に対して適用することもできる。リフレッシュ を必要としないＳＲＡＭの場合には、第２のアドレスを、２つのワードを同時に 読み出しまたは書き込みするために用いることができ、それぞれが異なるメモリ バンクにあって、共通の列またはページアドレスを有するものであってよい。こ の場合、ライン８０６のような第２のライトイネーブルラインが必要となり、Ｏ Ｒゲートを用いるライン８０６に追加かつ接続される。

ＤＲＡＭの場合と同様に、両アドレスポートが同一のバンクを同時にアドレスす る場合、一方が高い優先度を有し他方が待機しなければならない。異なるバンク がアドレスされた場合、これらは同時にアドレスされてもよい。１つのデータバ ス上の２つの異なるアドレスに於てデータをアクセスするためには、アドレス機 能を制御する機能の２倍のクロックにより制御された状態でデータをアクセスす ることができる。ＳＲＡＭの場合には、ライン８１９は列デコーダ８０８をディ スエーブルしないが、制御ロジックにより生成されたタイミングにより制御され る等して、アドレスされた２ビツトに於けるデータが、ライン８０７及び８１２ に置かれ或いはそれから読み出されるのを可能にする。

上記したメモリの機能的組織は変更可能であって、ウェハ上のメモリブロックの 物理的な配置とは直接関連していない。６ビツトバンクアドレスフイールドは、 ６４個ものバンクを可能にし、２８８本のデータ■０ラインは、１ワード当りの ビットの最大数を定める。本発明の好適実施例に於て許容される他の組織（８０ Ｍバイト以下）としては、６４バンクｘ６４Ｋｘ１８０ビット＝８０Ｍバイト５ ６バンクｘ６４Ｋｘ１９８ビット＝７７Ｍバイト４８バンクｘ６４Ｋｘ２３４ビ ット＝７８Ｍバイトがある。

全アドレスフィールドに対して２つのビットを単に追加すると共に、　（後記す るように）８本の金属ラインを追加することより、組織のフレキシビリティを２ ５６バンク×６４ＫＸ４５ビツト（１６Ｍワード×４５ビット）に拡張すること ができる。

１１旌皿１ 第２図は中央チャンネル１０１の両側に向けて延出するメモリブロック対の多数 の行Ｒ１〜Ｒ５０を含むウェハ１５０の全体的なレイアウトを示している。ウェ ハ１５０は中央チャンネル１０１の（紙面内に於ける垂直方向に対応する）上下 方向に延在するバス構造を含み、これは、更に、ウェハの全体に亘って信号を分 配するように、ブロックの行の上を水平方向に延在する。　（平面図について述 べる際に、垂直方向或いは上下方向なる言葉は、図面についての垂直方向を示す もので、実際には水平方向に延在する材料の層内に位置するものとする）。３９ −０，１等のメモリブロックのそれぞれは、符号１１１により示される中央制御 チャンネルセグメントと同様に、それぞれ同一の詳細設計構造を有している。こ のように、ウェハを、中央チャンネルセグメント用及びブロック用として唯２つ の設計的特徴を採用することによりウェハ全体を構成し得ることは、第２図に示 されたウェハスケールメモリの製造を従来技術のものに比較して大幅に単純化す ることができる。４Ｍビット世代のＤＲＡＭ技術は、その特徴となる寸法がミク ロン以下であることから、フォトリングラフ処理方法のための縮小ステッパの使 用を必要とした。第２図に示された実施例については、ベースウェハを製造する ためは唯２つのレティクルセットが必要とされるのみである。

ウェハ１５０をアクセスしようとする外部デバイスからの信号は、中央チャンネ ル１０１から送り出されかつ受け取られる。ＤＲＡＭの場合、中央チャンネル１ ０１は、リフレッシュ機能を制御するためのロジックをも含んでいる。

中央チャンネル１０１はセグメント１１１等のような複数のセグメントに分割さ れている。各中央制御チャンネルセグメントは、第６Ａ図、第８Ａ図及び第８Ｂ 図について説明するように、リフレッシュカウンタ、アドレスカウンタ、アドレ スラッチ、反転及び非反転ラインバッファのグループ、各種の制御ロジックのブ ロック及びウェハパッケージの相互接続構造への接続のための幾つものポンディ ングパッド等を備えている。中央チャンネル１０１に於ける論理要素及び導電ラ インの適切な作動がウェハ１５０の作動に於て重要であることから、中央チャン ネル１０１の要素は中央チャンネル１０１の長手方向に沿って何回か繰り返され ており、複数の冗長なセグメントを提供している。このような冗長性により、相 互接続を形成する際に、接続されるべき十分な良品としての冗長なセグメントが 準備されていることから、ビア層をカスタム化するべくパターン化する際に不良 品のセグメントを回避することができる。

前記したように、メモリセルはブロックにグループ化されている。第２図に示さ れるように、ブロックは、上下方向に延在する中央チャンネル１０１の両側に向 けて水平方向に延出する行として配置されている。メモリブロックのあるものは 、第２図に於て中央近傍に図示されている。ブロック３９−６２．６３及びブロ ック対１３１がラベル付けされている。ウェハ１５０の左側のメモリブロック３ ９−０１１〜３９−７４．７５も同じくラベル付けされており、バンク３９の一 部をなしている。

ウェハ１５０に於ける全てのメモリブロックは同一の構造を有する。ブロック３ ９−６２．６３等のブロックは、両側のそれぞれに６４Ｋ（６５，５３６ビツト ）のメモリを保持しており、１ブロック当り全体として１２８にビットをなして いる。また、ブロックは対をなすようにグループ化されており、対１３１等の各 対は２５６にビットを保有している。通常６インチの直径を有するウェハ１５０ には５０対の行が設けられている。第２図に示されるように、円形のウェハの場 合、行の全ては必ずしも同じ数のブロックを含んでいない。ブロックの物理的サ イズ、行当りのブロックの数及び行の数は、ベースウェハの寸法上の制約及び相 互接続技術に応じて変動し得る。

第１Ａ図について前記したように、ブロックは、第６Ａ図について後記されるべ き上側の第３の金属バス構造に至る補助接続構造により複数のメモリバンクに機 能的にグループ分けされている。ウェハ上のブロックの位置と、それ１：　割当 うれるべきバンクとの間にはなんら固定された物理的関係が存在しない。任意の ブロックを任意のバンクに割当ることができる。ある好適実施例に於ては、２８ ８ビツトワードの１ビツトがそれぞれ１つのブロックに記憶され、１つのバンク が２８８側のブロックにより形成されている。

本実施例に於ては、１ワードは２８８ビツトの長さを有し、１ワードの２ビツト が１つのブロック内に記憶されており、１バンク当り１４４ｍのブロックが設け られている。ブロック３９−０．１〜３９−７４．７５が例えば１つのバンクの 一部を構成する。各ブロックは、２８８ラインデータバスの２本のラインに接続 されることにより、その２つのビットに対するアクセスを提供する。

８０Ｍバイトウェハ１５０の場合、４０個のバンクによりウェハを構成すること ができる。ある組織に於ては、ウェハのメモリ容量を次の式により計算すること ができる。

１ブロックビットライン当り６４にセルがあり、１ブロック当り２ビツトライン があり、１バンク当り１４４ブロツクがあり、 １ウェハ当り４０バンクがあり、 １バイト当り９ビツト（セル）である場合、メモリ容量は（６４Ｋｘ２ｘ１４４ ｘ４０）／９＝８０Ｍ９〜８０ウェハとなる。

別の組織に於ては、１ワードが１８０ビツトの長さを有し、同じく１ワードの内 の２ビツトが１つのブロックに記憶され、その結果データバスに於て１８０ビツ トラインが用いられ、９０ブロツクが１バンクを構成する。この場合、６４バン クが８０Ｍバイトウェハを構成する。この場合、ウェハのメモリ容量を次のよう に計算することができる。

ｌブロックビットライン当り６４にセルがあり、１ブロック当り２ビツトライン があり、１バンク当り９０ブロツクがあり、 １ウニ八当り６４バンクがあり、 １バイト当り９ビツト（セル）である場合、メモリ容量は、同じ＜　（６４ＫＸ ２Ｘ９０Ｘ６４）／９＝８０Ｍ９〜８０ウェハとなる。

ブロックの半分が不良品である場合には、ブロックの片半分を用い、残りの半分 を除外することができる。ブロックの両半分を異なるブロックに割当ることはで きない。

゛の 本発明の別の特徴によれば、メモリの１ワードを構成するビット（１ワードの全 てのビットは１つのバンクに存在する）は物理的に隣接していないのが好ましく 、ウェハ全体に分布しているのが好ましい。これは、第２図のブロック３９−０ ，１〜３９−７４．７５により示されるように１つのバンクのブロックをウェハ の全体に分散させることにより達成される。１つのバンクに於ける全てのブロッ クは、同一のバンクアドレスにより同時にアドレスされ、これらのブロックの同 一のセルは、アドレスの下位ビットにより同時にアドレスされる。物理的に隣接 してグループ化されたブロックからのデータは、データバスの異なるビットライ ン上に置かれる。このようにメモリを配置することにより電力消費を分散させ、 ホットスポットの発生を回避し、過渡スイッチ電流をウェハ全体に分散させるこ とができる。ウェハの作動温度をできるだけ一定にし、金属ラインに於ける熱応 力を低減することより、本発明はウェハの寿命（信頼性）を増大させることがで きる。

チ　ン　ルボンデ　ン　パッド 第３図に示されるように、中央チャンネル１０１は、ウェハ１５０と、デバイス １０７等の外部デバイスとの間で、ウェハ１５０から引出されたライン１０３に 接続された複数のポンディングパッド１０２を介して信号の受け渡しを行なう。

第６Ａ図及び第８Ｂ図に示されるように、これらのポンディングパッド１０２は 、更に導電性のラインを介してウェハ１５０の別の領域に接続されている。本実 施例に於ては、メモリウェハ１５０は、ウェハ外のパッケージに接続されるべき ４００のポートを有する。これらのポートは、 ２８８個のデータ■０ポート４１ １個のライトイネーブルポート４２ ２２個のアドレスポート４３ １個のリフレッシュ中断出力ポート４４１個のアドレスクロックポートＣ１ １個のリフレッシュカウンタクロックポート０２４０個のＶｃｃポート及び４０ 個の接地ポー）（Ｖｃｃ及びＧＮＤは図示省略されている） ６つのパッドは他の用途に用い得るように予備として準備されている。

ワイヤを接続する際の耐久性を増大させるために、ポンディングパッド１０２は 、金属層１〜３の全てにより形成されている。

第３図に示されるようにウェハ１５０外のデバイスから、ウェハ１５０の周辺部 ではなく、ウェハ１５０の中央チャンネル１０１にラインを引き入れる際には、 中央チャンネル１０１からウェハ１５０の各部に向けて外部信号が移動しなけれ ばならない距離をバランスさせなければならない。

また、これにより、外部デバイスからの信号がウェハ１５０内で移動しなければ ならない最大距離を平均的に減少させることができる。このような、信号が移動 しなければならないウェハ上の距離を削減することにより、作動速度の向上に寄 与することができる。なぜなら、シリコンは、通常、ライン１０３を構成する材 料よりも高い誘電係数（３゜２：１１，９）を有するからである。ウェハの周辺 部に於けるポンディングパッドを省略することにより、後記するように製造過程 を単純化するという別の利点が得られる。

１三二之１１ 第４Ａ図はウェハ１５０のブロック２ｏの平面図である。

ブロック２０は行デコードロジック部分２２、コラムデコード、ライトイネーブ ル、センス増幅器部分２３、　（それぞれ６４に個のセルを有する）メモリセル 部分２１ａ及び２１ｂ１　及びテストパッド２４ａ　〜２４ｒ、２５ａ　〜２５ ｒを有する。

メモリブロック２０は、半導体基板と、絶縁層により区分された複数の導電層と からなり、絶縁層に設けられたビアにより１つの層の導電体が他の層の導電体と 接触するように構成された多層構造をなしている。様々な技術を用いることがで き、かつ用いられる導電層の数も様々であり得るが、好適なメモリブロックは３ つの導電層を用いる。基板の直上の第１の導電層は通常金属シリサイドまたは多 結晶シリコンからなり、第２の導電層は金属からなり（第１の金属層）、第３の 導電層は、ブロック間の幾つかのジャンパを含むもので、同じく金属からなる（ 第２の金属層）。

３つの導電層を用いるメモリ構造は良く知られているので、詳しい説明は省略す る。

ＤＲＡＭは高い過渡スイッチング電流を有することが知られている。従って、電 源Ｖｃｃと接地ＧＮＤとの間にはスイッチング電流により引き起されるノイズを フィルタまたはバイパスするために静電容量を有することが肝要である。それに 加えて肝要なこととしては、ウニ／％上即ちチップ上のＶｃｃ及び接地ラインが 低い抵抗及びインダクタンスを有し、パッケージからウェハまたはチップへの相 互接続線のインダクタンスが低いことがある。

本発明は、中央制御チャンネルに沿って、多数の電源及び接地ボンドパッドを通 常は均一に分布させることにより（４０（Ｗ）、前記したように、アクティブメ モリブロックをウェハ全体に分散させることに加えて、ある手段を用いて大きな 過渡電流の効果を最小化する。本発明によれば、提供される構造体がメモリブロ ックに対して安定な電源を提供するように、メモリブロックと一体化された高い 相互静電容量を有すると共に、第３の金属層に固定されたバス構造に相互接続さ れたＧＮＤ及び電源グリッドを有する。

電源及び接地ラインは、２つの導電層により形成されかつ第５Ａ図及び第５Ｂ図 に示されるように各ブロックの周辺部及び中心部に沿って延在する。あるブロッ クについて設けられた電源及び接地ラインは、対応するメモリブロック内の適当 な複数の点に電気的に接続されるが、テストが行なわれる後まで、バス構造及び 他のブロックから電気的に絶縁される。

第５Ａ〜５Ｄ図に示されたＶｃｃ及び接地ラインの好適な配置によれば、電源及 び接地源及びメモリウェハ１５０の他の部分の間の抵抗及びインダクタンスを低 減することができる。更に、スイッチング電流による電圧スパイクを防止する上 で有益なＶｃｃ及び接地間の静電容量を最大化することができ、それによりＶｃ ｃ及びＧＮＤ電圧を安定化することができる。不良品と判定されたブロックのＶ ｃＣ及びＧＮＤラインは金属層３のバス構造に接続されないようにし、不良なブ ロックのＶｃｃ及びＧＮＤラインの短絡等が他のブロックに対して影響を与えな いようにしである。

メモリブロック２０のためのＶｃｃ及びＧＮＤ源が部分的に第４Ａ図に示されて おり、Ｖｃｃライン２６が、ブロック２０の左右のエツジの近傍に於て上下に延 在しており、ＧＮＤライン２７がブロック２０の中央部に於て上下に延在してい る。第４Ａ図のＶｃｃ及びＧＮＤラインが金属層１に設けられた様子が示されて いる。Ｖｃｃ及びＧＮＤ供給ライン２６及び２７が第５Ａ図及び第５Ｂ図に更に 詳しく示されており、図示を明瞭にするためにメモリブロック２０の他の部分が 図示省略されている。第５Ａ図は第４Ａ図と同様に金属層１を示している。第５ Ａ図に示されているように、１つのメモリブロック２０の範囲に亘る金属層１の 部分に於て、Ｖｃｃライン２６は、対応するメモリブロック２０を画定する四角 形の３辺のほとんどに亘って延在する上下部分２６ｖ及び水平部分２６ｈを有す るＵ字型をなしている。メモリブロックのＶｃｃライン２６は、隣接するメモリ ブロックのＶｃｃライン２６に接触しない。

接地ライン２７は対応するメモリブロックを画定する四角形の第４の辺に沿って 延在する水平部分２７ｈと、メモリブロックの中央部で延在する上下部分２７ｖ とを有する。

接地ライン２７はＶｃｃラインに接触しておらず、かつ隣接するメモリブロック の導電構造にも接触していない。

第５Ｂ図は金属層２に於けるＶｃｃ及び接地ラインのパターンを示す。第５Ｂ図 に示されたラインは第５Ａ図に示されたラインの直上に位置している。第５Ａ図 と第５Ｂ図とを比較することにより理解できるように、金属層２に於ける接地ラ イン２８の上下方向部分２８ｖは、金属層１のＶｃｃライン２６ｖに近接してか なりの距離に亘って延在している。ここで、金属層２の接地ラインには水平部分 が存在しないことに留意されたい。これは、金属層３のビットラインと接続する ように配置された、同じく金属層２に設けられた上下方向に延在するデータバス コンタクト４５１〜４５５と相互干渉しないようにするためである。ＶｃＣライ ン２９の上下方向部分２９ｖは、金属層１の接地ラインの上下部分２７ｖの直上 に位置している。Ｖｃｃ及び接地ラインの金属層１及び金属層２のセグメントは 、金属層１と金属層２とを分は隔てている絶縁層に設けられたビアを介して、ブ ロックの隅部に於て互いに接続されている。

金属層２の接地ライン２８ｖの延長部２８ａが金属層１の接地ライン２７ｈの延 長部２７ａの直上に位置しておりかつビアにより接続されている。金属層２のＶ ｅｃライン２９ｈの延長部２９ａは、金属層１のＶｃｅライン２６ｖの端部２６ ａの直上に位置しかつビアにより接続されている。

電源及び接地ラインが互いに物理的に近接しつつ長い距離に亘うて延在している ことにより、Ｖｅｃ及び接地ライン間の静電容量を増大させることができ、これ により電源の安定化を図りノイズを低減することができる。これらの電源及び接 地ラインの面積が大きいことにより、Ｖｃｃ及び接地分配ネットワークのインダ クタンス及び抵抗を低減することができ、一層重源の安定化及びノイズの低減を 達成することができる。

（図面の紙面に対して直角方向に、）第１の導電層から、隣接するブロックの直 径方向Ｖｃｅライン２６ｖ間に於て、金属層１を経て金属層２に至るように、第 ４Ａ図に於て符号２４ａ〜２４ｒ、２５ａ〜２５ｒにより示されるような複数の テストパッドリードが設けられている。第４Ａ図に示されたブロックのテストバ ッドリードは、第４Ｂ図に於けるブロック４０２ｂのリード２４ａ〜２４ｒ及び ブロック４０１ｂのリード２５ａ〜２５ｒにより示されるように、隣接するブロ ックのテストバッドリードと互いに入り組んでいる。第４Ｂ図に於て、４つのブ ロックが示されている。

１つのブロックの対は、ブロック４０１ａ及び４０１ｂからなり、他方のブロッ クの対はブロック４０２ａ及び４０２ｂからなる。このようにテストバッドリー ドを互いに入り組ませることにより、従来技術に基づくテストプローブの密度を もって、所定のパッドピッチ（中心間距離）を確保すると共に、１ブロック当り の通常のテストパッドの面積を半減することができる。

第５Ｃ図は、第５Ａ図及び第５Ｂ図に示されたブロックの上側で延在する金属層 ３の一部のレイアウトを示している。アドレスバス水平ライン５６１−１４ａ及 び５６１−１４ｂがリフレッシュパスライン５７１−１４ａ及び５７１−１４ｂ として示されている。データ１０パスライン５５１−１４ａ及び５５１−１４ｂ も示されテイル。更ニ、金属層３のｖＣＣライン５８１−１３．１１１Ｆ５８１ −１４．１５と金属層３の接地ライン５９１−１４ａ及び５９１−１４ｂとが示 されている。上記した符号に於ける添字１３．１４．１５．１４ａ及び１４ｂは 、第２図に於は行の対に対応している。第２図の行の対１４が例として第２図に 示されている。第５Ａ〜５０図に示された構造は、全ての行の対にも当てはまる 。

第５Ｃ図に示されているように、金属層３には、アドレス及びデータバス構造並 びに電源及び接地ラインに加えて、４つの隣接するメモリブロックの隅部の直上 の位置にパッド４７１−１〜４７１−５等のコネクタパッドが設けられている。

コネクタパッド４７１−２の隅４７１ａ、４７１−ｂ、４７１−ｃ及び４７１− ｄの下にビアを開くことにより、テストを行ない、４つのメモリブロック４８１ 　ａ。

４８１ｂ、４８１ｃ及び４８１ｄがいずれも良品であることが判定された場合に は、第５Ｂ図に示されるように金属層２に於ける４つのメモリブロックの接地ラ インを相互接続するためにこのパッドを用いることができる。第５Ｃ図に示され ているように、金属層３には、データバスライン及び２種のアドレスバスライン に加えて、ブロックの上方に於て水平方向に延在する大型のＶｅｃライン５８１ −１３．１４及び５８１−１４．１５並びに接地ライン５９１−１４ａ及び５９ １−１４ｂが設けられている。これらの電源及び接地ラインに対する符号の付は 方は、第６Ａ図の場合と同様である。添字１３．１４及び１５は第２図に於ける 行の対Ｒ１３、Ｒ１４及びＲ１５に対応している。良品と判定されたブロックつ いては、これらの金属層３の電源及び接地ラインが、対応する金属層に於ける上 下方向に延在する電源及び接地ライン（第５Ｂ図参照）に対して金属層２と金属 層３との間の補助とア層にビアを開くことにより接続される。このようにしてテ ストを行なった後に電源及び接地ラインを相互接続することにより、ウニ１１表 面のメモリ部分に２つの互いに隣接する格子構造が形成されることとなる。第５ Ｄ図は、第５Ａ図、第５Ｂ図及び第５Ｃ図に与えられた金属層１．２及び３に於 ける電源Ｖｃｃ及び接地ラインの複合的な位置を示している。

１太且孟辺三ノ 本発明の好適実施例に於ては、主に第３の金属層に設けられた３つの信号バスが 用いられている。即ち、１つのデータバス５５１．１つのリード／ライトアドレ スバス５６１及び１つのリフレッシュバス５７１である。第６Ａ図に特に示され ているように、これらのバス構造は櫛状をなしている。櫛の柄の部分は、中央チ ャンネル１０１の中心に設けられた接触パッド１０２の行の片側に於て上下方向 に延在している。櫛の歯は、柄の部分からメモリセルのブロックを横切るように 水平方向に延在している。

第６Ａ図は本発明の好適実施例に於けるバス構造を示している。２８０ビツトワ ードを用いるメモリの組織に於ては、データバス２は２８８本よりもやや大きい ラインが設けられており、追加のラインは、ラインの何本かが欠陥を有するもの であった場合や、クラスタをなす欠陥が生じた場合にも対処し得るようにするた めのものである。

ここでは３００本のデータバスが用意されている場合について説明する。全体と して３００本のラインを含むデータバス５５１は、中央チャンネル１０１の部分 に於て上下方向に延在しており、データバス５５１の各ラインは、ウェハ外の信 号に対してアクセスするために中央チャンネル１０１に於て、対応するポンディ ングパッド１０２ａ、１０２ｂ等に接続される。第６Ａ図に示されているように 、スペースを節約するために、これら３００本データバスラインは中央チャンネ ル１０１の４つの部分（象限）に於て４つのグループ５５１ａ〜５５１ｄをなす ように配列されている。各グループには７５本のラインがあり、第６Ａ図には各 象限毎に極く少数のラインのみが図示されている。

更に本発明の更に別の特徴として、スペースを節約するために、データバスライ ンセグメントの全てが、全てのブロックの上方に於て水平方向に延在しているの ではなく、行に記憶されている特定のビットをアクセスするために必要な範囲で のみ延在している。ラインセグメント５５１−１４ａおよび５５１−１４ｂは、 メモリブロック対の行１４の上方で延在し、ラインセグメント５５１−１３ａお よび５５１−１３ｂはメモリブロック対の行１３の上方に於て延在している。他 の行も同様に構成されている。

第６Ａ図に示されるように、符号５５１−１３ａ及び５５１−１４ｂ等により示 される水平パスラインセグメントは、上下方向バス５５１ｂ或いは５５１ｂの対 応するセグメントと直接接続されていないのが好ましい。実際、これらは、ブロ ック及びラインセグメントのテストが終了するまで接続されないままとし、不良 品のブロック及びラインセグメントを回避するのが好ましい。中央チャンネル１ ０１の下側の基層の部分にはバッファ８０７．８０８．８０９（第８Ａ図及び第 １Ｂ図参照）等が設けられており、これらに対しては、テストを行った後にデー タバス５５１の水平及び上下方向セグメントを接続することにより連続的なデー タバスコード５５１を形成する。どの水平ラインセグメントをどの上下方向ライ ンセグメントに接続するかはテストを行った後に決定される。

アドレスバスの構造は、中央チャンネル１０１内に延在する２組のライン５６１ 及び５７１からなる上下方向部分と、全てのメモリブロックの上方に於て延在す る水平方向部分とを有する。上下方向ラインの２つのセット５６１及び５７１は それぞれ１つのリード／ライトアドレスバス及び１つのリフレッシュバスを備え るものであってよい。或いは、ラインの一方のセットが１本のリード／ライトア ドレスバスを有し、他方のセットがリフレッシュバスを有するものであってもよ い。この第２の方法が本実施例に於て採用されており、バス５６１はリード／ラ イトアドレスバスであり、バス５７１はリフレッシュバスである。アドレスバス の場合では、全てのアドレスバスラインがウェハ全体に於けるブロックの全ての 上方に於て延在していることから、アドレスラインは何ら複数の部分或いはセグ メントに分割されていない。しかしながら水平及び上下方向部分の間にバッファ を設けることができる。テストを行った後にこれらのバッファを接続することに より、欠陥を有するアドレスバス水平方向セグメントを有する行を接続しないこ とにより、アドレスバスに於ける水平方向セグメントに於ける欠陥に対処するこ とができる。ブロックの全てに渡って全てのアドレスバスラインを設けることは 、全てのブロックの対について全てのデータバスラインを設けることよりも厄介 なことではない。本実施例に於ては、４９本のアドレスバスライン（２８本のリ ードライトパスライン及び２１本のリフレッシュライン）が、本来２８８本のデ ータラインが必要となるのに対して必要とされるのみである。

水平アドレス及びデータバス構造が第７図に模式的に示されている。データバス ５５１の場合、１２本の水平データバスラインセグメント５５１−１〜５５１− １２が、例えばブロック対の行Ｒ１４等のブロック対の行の上方に於て延在して おり、その内の６つのブロック対のみが第７図に於て図示されており、これらの 水平データバスラインセグメントは、バッファ８５１ａ〜８５９に等を介して、 データバス５５１の櫛の柄をなす上下方向ラインの選択されたものに相互接続さ れることができ、それによって、テストを行った後に、ブロックのどの行をどの データバスラインに接続するかを決定することができる。データバス構造に対し て、リード／ライトアドレスバス５６１．５７１の上下方向に延在する部分の各 アドレスバスラインは、直接的にまたはバッファを介して、全てのブロックに渡 って延在する対応する水平アドレスバスラインに接続されている。

第７図に示されるように、リード／ライトアドレスバス５６１は、同じくバスと 呼ばれる３つのバス部分に分割されている。２８ラインバス５６１の６本のライ ンについてバッファが設けられており、各ラインは、反転及び非反転バッファを 介して、１２ラインリード／ライトパンクアドレスバス４７に接続されており、 このバス４７は、ブロックの上方に於て行１４ａ及び１４ｂとして延在するセグ メント４７−１４ａ及び４７−１４ｂへと分割されており、その一部が第７図に 示されている。第１Ａ図及び第１Ｂ図に於て前記したように、バス４７は、全て のブロックに対する真値／相補値バンクアドレスを提供する。バス４７に於ける １つのアドレスビットを表す２つの真値及び相補値ラインの１つのみが補助ビア 層を介して１つのブロックに接続されている（バス５６１）。このようにして６ 本のライン４７−１４Ａ１のみがバスセグメント４７−１４からブロック１へと 延在しており、ブロック２が、ブロック１とは異なるバンクに属する場合、１２ 本のラインの内の異なる組み合わせの６本がバスセグメント４７−１４Ａからブ ロック２に延在することとなる。バス５６１は更にバス４５及びバス４６をも駆 動し、これらのラインの全ては、リード／ライト行及びレスアドレスを提供する ように全てのブロックに同様に接続されている。

１５ラインリフレツシユバス５７１は、バス４７について前記したように、反転 及び非反転バッファを介してバス４９の１２本のラインを駆動する６本のライン を含んでいる。これら１２本のラインの内６本は、バス４７について前記したよ うに各ブロックに接続されている。リフレッシュバス５７１は、バス４８の９本 の行アドレスラインに、バッファを介して接続された９本の行アドレスを含んで おり、バス４８の９本の行アドレスラインはいづれも各ブロックに同様に接続さ れている。

ブロック１及び２がバス４７からの６本のラインの異なる組み合わせを接続する ことにより、異なるバンクアドレスに割り当てられた場合、ブロック１及び２の ラインＤＯを、データバスライン５５１−１〜５５１−１２の同一のものに接続 することも可能である。しかしながら、ブロック１及び２が同一のバンクアドレ スに割り当てられている場合、ブロック１のデータラインＤｏは、ブロック２の データラインＤＯが接続されているのとは異なる、データバスライン５５１−１ 〜５５１−１２の何れか１つに接続されていなければならない。

中央チャンネル１０１に於ける上下方向ｖＣＣライン５８１ｂ（第６Ａ図及び第 ５Ｃ図参照）は、金属層３の下側の導電層を介して、メモリブロック対の行１４ の上側及び下側の縁に沿って延在する水平方向ライン５８１−１３．１４及び５ ８１−１４．１５（第２図参照）に接続されている。従って、メモリブロック対 の行１４を、ＶＣＣライン５８１−１３．１４及び５８１−１４．１５間に位置 するものと考えることができる。各ブロック対の行には、２つのメモリブロック が存在する。メモリブロック対の行１４は、上側行１４ａ及び下側行１４ｂ（第 ２図参照）を含んでいる。これらの２つの行は、ラインセブト５５１−１４ａ及 び５５１−１４ｂ　（第６Ａ図参照）を含む共通のデータバスにより信号の供給 を受け、かつ各ラインは、アクティブな基層に設けられたバッファ８５１ａ〜８ ５１ｋ（第７図）或いは金属層３の下側に位置する補助ビア層に設けられた接続 手段を介して、中央チャンネル１０１に於けるライン５５１ｄの１つに接続する ことができる。接地ライン５９１−１４ａ及び５９１−１４ｂは、中央チャンネ ル接地ライン５８１ｂに接続されている。

水平方向に延在するリード／ライトアドレス及びリフレッシュアドレスラインは 中央チャンネル１０１に於ける上下方向リード／ライト及びリフレッシュバス５ ６１及び５７１のリード／ライト及びリフレッシュラインに個々に接続されてい る。第６Ａ図に示されているように、ブロックの行１４ａの上方には、２８ライ ンリード／ライトアドレスバス５６１−１４ａ及び２１ラインリフレツシユアド レスバス５７１−１４ａからなる２つのパスラインのセットが延在している。２ ８リード／ライトアドレスライン５６１−１４ａのそれぞれは中央チャンネルリ ード／ライトアドレスバス５６１の対応するラインに直接的または間接的に接続 されており、中央チャンネルリード／ライトアドレスバス５６１は更にポンディ ングパッド１０２のそれぞれに接続されている。２１本のリフレッシュアドレス ライン５７１−１４ａのそれぞれは、直接的または間接的に中央チャンネルリフ レッシュアドレスバス５７１の対応するラインに接続されており、中央ラインリ フレッシュアドレスバス５７１のラインは、テストを行った後に、中央チャンネ ル１０１に於けるカウンタ１０１３　（第８Ａ図）等のカウンタの数値出力ライ ンに接続されている。

コンタントパッド５９１−１４ｃは、ブロックの対のブロックの隣接する隅に配 置されており（第５Ａ図参照）、後２するように、テストを行った後に、隣接す る良品のブロックの接地ラインを相互接続する働きを行なう。

アドレスバス５６１及び５７１の上下方向に延在するラインと、ブロックの各行 の上方に於て延在する対応する水平方向ラインとの間にバッファを設けることは できる。或いは、１つのアドレスラインバッファを用いて、いくつかの行のそれ ぞれに於ける１本の水平方向アドレスラインのために提供することもできる。

リード　ライトアドレスバス リード／ライトアドレスバス５６１は、２つの機能を有するラインを備えている 。その一方は、通常は下位アドレスビットと考えられるブロック内の特定のセル をアドレスするためのセルアドレスラインであり、その他方は通常上位アドレス ビットと考えられるブロックの特定のバンクをアドレスするためのバンクアドレ スラインである。最終的なメモリに於て使用されるブロックの全ては、テストを 行った後にセルアドレスラインの全てに同様に接続されることになる。

例えば、ブロック対の行１３の行１３ｂの上方に於て延在するアドレスバスライ ン５６１−１１ｂには、セルアドレスライン及びバンクアドレスラインの両者が 含まれている。第１Ｂ１ｇに示された実施例に於ては、１６セルアドレスライン （７列、９行）及び１２バンクアドレスライン（６個の真値及び６個の相補値） がある。説明を単純化するために、これらは第６Ａ図に於て２つのセルアドレス ラインで示されており、ブロック対の行１５に関連して、これらはセルというラ ベルが付さね、バンクアドレスラインの一対には真値及び相補値というラベルが 付されている。

第６Ａ図のブロックバス部分に於ける水平ラインの符号には、中央チャンネル１ ０１に於けるパスラインの符号に対応する３桁の符号が付されている。ハイフン の後には、２つの数値及び文字が付されており、これらは、行の対及びラインが 上方に於て延在するべき行に対応する。例えば、アドレスライン５６１−１４ａ は、メモリブロック対の行１４の上方であってかつこの対の上側の行（行ａ）の 上方に於て延在するラインからなる。

テストが行われた後にブロックが接続されるべき真値及び相補値バンクアドレス ラインの組み合わせは、当該ブロツクが割り当てられたバンクに依存する。

リフレッシュバス ＤＲＡＭの場合、リフレッシュアドレスバス５１１が追加される。そのバスは、 中央チャンネル１０１に設けられたカウンタ１０１３（第８Ａ図）等の幾つかの カウンタの１つにより駆動される。リフレッシュバス５７１の構造は、リード／ ライトアドレスバス５６１と同様であって、セルアドレスライン及び１２バンク アドレスラインを含む。ブロック内の１つの行の全ての列が同時にリフレッシュ されることから、リフレッシュバス５７１は、９セルアドレスラインが行アドレ スラインを含むが列アドレスラインを含まない点に於いてリード／ライトアドレ スバス５６１と異なっている。

共　されるデータバスライン 第６Ｂ図に示されるように、対をなすブロックの一方が、図面の紙面に直行する 軸の周りを、当該対の他のブロックに対して１８０度回転した関係になるように ブロックが対をなして配列されているのが好ましい。ビットラインは、１つのブ ロックから、対をなす他方のブロックの境界を横切るがそれには電気的に接続さ れないように金属層２に於いて（図面の紙面に於いて）上下方向に延在する。メ モリブロック４８１ｃは、ライトイネーブルライン４５３　Ｃ％データライン４ ５１ｃ、及びデータライン４５２ｃを含み、データライン４５２ｃはブロック４ ８１ａの領域の内部に向けて延在する。ブロック４８１ａは、ライトイネーブル ライン４５３　ａ、ビットライン４５１ａ及びビットライン４５２ａを含み、こ れらのラインはブロック４８１の領域の内部に向けて延在する。これらのライン は互いに電気的に分離されており、ブロック４８１ａからのラインは、それが延 在するブロック４８１ｃのどの部分に対しても電気的に絶縁されており、テスト の前にあっては、プロ、り４８１ａ及び４８１ｃが互いに電気的に分離されてい る。上下方向に延在するライン４５１　ａ、４５２　ｃ、４５３　ａ。

４５１ｃ、４５２ａ及び４５３ｃの全ては、金属層３のデ第６Ｂ図に示された幾 何学的関係により、これらのラインの任意のものを、その上方を水平方向に延在 する金属層３のデータラインの任意のものに接続することができる。このような 対の形成能力は、データＩＯ及びライトイネーブルバスの共用を可能にする。ブ ロックの対は、ウェハの約３ｍｍ幅の外周縁部を除いてウェハの全表面に渡って 規則的なマトリックスをなすように繰り返される。この規則的なマトリックスは 、ブロック対の行を繰り返すが、この行の長さは、円形のシリコンウェハに於て は異なる長さを有することとる。

チ　ン　ルセ　メント 中央チャンネル１０１はセグメントをなして配列されており、第２図に於てはセ グメント１０１にラベル付けがなされている。セグメントは同一のものからなる のが好ましい。第８Ａ図及び第８Ｂ図は、中央チャンネル１０１のセグメントの 一部を示す。第８Ａ図及び第８Ｂ図に示されるようなセグメントは、中央チャン ネル１０１の内部に於いて繰り返さね、必要以上の数のクロック、カウンタ、ロ ジック機能及びバッファを提供する。このように、これらのあるものが欠陥を有 すると判定された場合、テストを行った後、良品としてのクロック、カウンタ、 ロジック機能及びバッファのみを用いるようにウェハの結線を行うことができる 。５乃至２５個の中央チャンネルセグメントを設けることができる。各セグメン トは、それぞれ１つのクロック、カウンタ、その他のロジック機能、バッファ及 びコンタクトパッドを提供することができる。リフレッシュするために１つのク ロック及び１つのカウンタのみが必要であることから、このような機能に関して は多重の冗長性を有することとなる。しかしながら、これらの重要な機能の過剰 分を提供するために必要となるスペースは小さい。数百のバッファが必要となる が、充分な数を確保するためにこの２倍の数を提供しても、それによるスペース の犠牲は小さい。本実施例は、実際には３９４個のポンディングパッドが用いら れるのに対し、４００個のポンディングパッドを提供する。このようなポンディ ングパッドに於ける極く僅かな冗長性は、バーンインに際して故障したブロック について前記したように、ある程度の欠陥を許容するものであるが、大型のコン タクトパッドのために必要となる過剰な追加のスペースを最小化するものである 。

４００個のポンディングパッドの内第６Ａ図及び第８Ｂ図に図示されたポンディ ングパッド１０２　ａ、１０２　ｂ。

１０２ｃ及び１０２ｄは、隣接するパッドと上下方向に整合していることにより 、４００個のパッドに取り付けられるべき４００本の外部ライン（第３図に於け る符号１ｏ３）を共通の手段により保持することとした場合に、４００本のライ ンを、４００個のパッドに対して同時に押し当てかつ取着することができる。ポ ンディングパッドは、第８Ａ図に於いて符号１０２ａｌ、１０２ａ２及び１０２ ａ３により示されるように、多重の冗長部分を有するように形成されていること により、外部ラインをパッドの一部に取着した後にそれを取り外した場合でも、 この取り外し過程に於いてこの部分が損傷を受けた場合でも、パッドの他の部分 に対して外部ラインの他のセットを取着し得るようになっている。

金属層３に於ては、第６Ａ図に示されるように、アドレス、データ、電源及び接 地バスが、ウェハの概ね直径に沿って、ウェハの中心を横切るように上下に延在 しており、周辺部の数ミリ手前で終息していることにより、欠陥が多い領ｊ式８ 回避し、ウェハの不良の発生を防ぐようにしている。Ｎ′４２図に示されたセグ メントゴ、１．１等の中央チャンネル１０：Ｉ−のセグメントが、第２図の行の 対１３１等の行の対の高さの倍数の高さを有することは必須ではないが、このよ うな同期的関係を保持するのが好ましい。製造工程に於いてフォトリソグラフィ の道具としてのステッパを用いる場合、メモリブロックを形成するためのステッ プ長さを中央チャンネルを製造するためにも利用することができる。

そのためにはレティクルのみを変更すればよく、場合によってはイメージの寸法 をシャッタ処理（ｓｈｕｔｔｅｒｉｎｇ）することが必要となるが、ステップ長 さを変更する必要はない。

シリサイド或いは多結晶シリコン層からなる基層及び金属層１に於ては、第８Ａ 図に示されるように、中央チャンネル１０１の各セグメントは、制御ロジックデ バイス１０１２、ロジックデバイス１０１４、カウンタ１０１３、及びＤＲＡＭ のリフレッシュ機能を制御するためのクロック１０１５を含んでいる。中央チャ ンネル１０１は、テストされ良品と判定された場合に、中央チャンネル１０１に 於いて上下に延在するデータバスと、メモリブロックの両方に於いて水平方向に 延在するデータバスフィンガとの間に接続されるべき多重バッファ１００５及び １０１１をも備えている。中央チャンネル１０１の外周の近傍に設けられたバッ ファ１００５及び１０１１は、第６Ａ図に於いて部分５５１　ａ、５５　ｌ　ｂ 、５５１　ｅ及び５５１ｄとして示されたデータバス５５１の上下方向部分を、 符号５５１−１３及び５５１−１．４等により示されたデータバスの水平方向部 分に接続するために利用することができる。バッファ１００５及び１０１１が、 テストの終了まで接続されないことから、上下方向データバスのラインの最終的 にどの組が、特定の水平データバスラインに、更に個々のブロックに接続される かを制御することにより、ワードのどのビットがブロックのどの行に記憶される かを選択することができる。

第８Ｂ図に示されるように、金属層２に於ては、水平ラインが、ポンディングパ ッドのそれぞれの左右方向に延在しており、第８Ｂ図にはパッド１０２ａｌ〜１ ０２ａ３が示されている。ポンディングパッドの間には追加のラインが水平方向 に延在しており、そのうちのあるものがバッファの入力または出力リードに接続 されている。金属層２の中央チャンネル部分に於けるこれらの水平方向導電ライ ンは、金属層３の所望の上下方向ラインに接続されることができ、従ってテスト を行った後に中央チャンネルの各部とパスラインとの間の相互接続の態様を決定 することができる。本実施例に於ては４００個のパッドの内の８０個が電源及び 接地ラインに用いられていることから、デバイスを製造した後かつ相互接続を行 う前にどのパッドを電源及び接地のために用いるかを決定することができる。し かしながら、ここで用いられる技術が電源及び接地ラインに於いてかなりの電流 を流すことを必要とするものである場合には、どのポンディングパッドが電源及 び接地ラインに用いるかを指定しておき、これらのポンディングパッドから特別 に広い幅のラインが水平方向に延在するようにして、電源及び接地パッドから水 平方向に延在するこれらのラインが、故障することなく充分な大きさの電流を伝 送し得るようにすることができる。

ホットスポットを口　るための　メモリ好適実施例に於ては、１ワードの各ビッ トがウェハの全体に分散するようにメモリが組織されている。１ワードの全ての ビットが同一のメモリバンクに記憶されているが、１ワードの各ビットまたは数 ビットがメモリの異なるブロックに記憶される。バンク内に於ては、１つのブロ ックが６４にの異なるワードのビット０及びビット１のみを記憶する。別のブロ ックが、同じ６４にワードのビット２及びビット３のみを記憶する。更に別のブ ロックがビット４及びビット５を記憶するという風にして、各ワードが２８８ビ ツトからなるものであることから、バンク内の１４４のブロックが６４にワード の全てのビットを記憶することとなる。バンク内のブロックは互いに隣接してお らず、第２図に於いてブロック１４１−０．１〜１４１−．７４．７５等により 示されるようにウェハの全体に分散させることにより基板上に於けるホットスポ ットの影響を大幅に回避することが望ましい。１つのワードの残りのビットは、 残りのメモリの全体に分散した同一バンク内の異なるブロック内に同様に分散さ れている。メモリの同一の領域が繰り返しアドレスされる場合ホットスポットが 発生する。あるコンピュータプログラムは、メモリの成る領域を繰り返しアドレ スすることから、本発明によれば、このメモリの部分をアドレスすることにより 発生した熱を、同一のワードの位置を物理的に分散させることにより、ウェハの 全体ニ分散させることができる。このようにアドレスされたブロックは、それに 隣接するアドレスされないブロックよりも多くの熱を発生するが、ブロックをア ドレスすることにより発生した少量の熱は、隣接するブロック或いはウェハが搭 載されている構造により発散させられることから、アドレスされたセルを、隣接 するブロックがアドレスされた場合に比較してより低温の状態に保持し、ウニへ の全体には、大きな熱勾配を発生させることなく、ウェハの全体に渡って一連の 小さな温度勾配を発生させるのみとなっている。

データバスフィンガの　の　減 この分布メモリ組織の別の利点は、ビットＯ及びビット１を記憶するグループを 同一の行にまたは数行にグループ化し、同じくビット２及びビット３を記憶する 全てのブロックを同一の行または数行にグループ化するようにして達成される。

第２図に示されるように、ある８０メガバイトラムウエハに於いて、ブロック対 の最も長い行は約１６０対のブロックを有し、中央チャンネル１０１の両側の各 行にそれぞれ８０対のブロックが配置される。例えば、ビット０、ビット１、ビ ット２及びビット３を保持するブロックの対は左上隅から、行１及び２の左側の 位置を占め、ビット４、ビット５、ビット６及びビット７を保持するブロックの 対は、行２の左側の残りの部分及び行３の一部に割り当てられている。それ以外 のブロック対も同様に配置されている。テストに際して欠陥を有すると判定され たブロックは割当に際して除外される。これにより、例えば列１３等、最も長い 列の対でも、２８８ビツトのワードの約上位８桁のみのデータを保持することと なる。従って、２８８本ではなく、　（８データライン及び数本のスペアのライ ンからなる）１２本のみが、最も長い行の対であっても、それを横切って、その 行の対のブロックに於けるセルを、中央チャンネル１０１内を延在する２８８ラ インデータバスに於ける対応するデータラインに接続し、あるラインが欠陥を有 する場合に対するフレキシビリティを達成するために冗長なデータラインを提供 する。欠陥を有するラインが発見された場合に冗長なラインを提供するために、 ある実施例に於ては、ウェハの上端及び下端に於いて、長い行に於ける行の対の 上方に１２本のラインを提供し、短い行の対の上方に於いて８本のラインを提供 している。

１　た　２つのレテ　クル　い　マスクの」前記したように、ウェハの周辺部に 於いてポンディングパッドを省略することは、製造過程を単純化するという追加 の利点を与える。本発明の好適実施例に於ては、構造体の各層のために、メモリ ブロックを形成するためのものと、中央チャンネルセグメントを形成するための ものとからなる２つのステッパーレティクルのみを用いることによりウェハ全体 のためのフォトリソグラフィックマスクを形成することができる。このように１ 層当たり２つのレティクルのみを用いることは、ウェハの周辺部に沿ってコンタ ントパッドが配列されるようなウェハにとって特に好適である。

メモリセルとフンタクトパッドとの間の制御された関係を達成するために、ある 従来技術に基づくウェハは１層あたり１７個のレティクルを必要とする。

ある対の２つのメモリブロックが、この対に於ける２つのブロックを結合するラ インの上方または近傍に位置する複数のデータバスリードの任意のものに接続し 得るような上記した本発明の実施例によれば、１層あたり１つのレティクルは全 てのメモリブロックをパターン化するために形成され、他方のレティクルは、中 央チャンネルの全てのセグメントをパターン化するために形成することができる 。

第６Ｂ図に示されているように、例えばメモリブロック４０８ｃからなるメモリ ブロックは、メモリブロック４８１Ｃの四角形の外周部を越え、メモリブロック ４８１ａの四角形の外周部の内側に向けて延出する（例えばリード４５１ｃｓ４ ５２ｃ及び４５３Ｃ等の）リードを含む。メモリブロック４８１ａは、垂直軸線 周りにレティクルを１８０度回転することにより、メモリブロック４８１Ｃと同 一のセットのレティクルから形成することができる。メモリブロック４８１ａの リード４５１　ａ、４５２　ａ及び４５３ａは、更にメモリブロック４８１の四 角形の外周の内側に向けて延出する。メモリブロックの詳細な設計を行うに際し て、境界部分を越えて延出するリードは、隣接するがしかしながら角度位置の異 なるメモリブロックのリードと接触しないようにする必要がある。レティクルは 、ブロックの対のリードがレティクルの境界を越えないように当該ブロックの対 を形成するべく構成されている。ブロックの対の間の境界の両側に向けて僅かな 上下方向距離に渡って延出するリード４５１ａ〜４５３Ｃは金属層２に設けられ ており、これらの上下方向リードの上方に於て水平方向に延在するデータバスラ インの任意のものと接続し得る。第３の金属バス構造は、ステップされることな く同時にウェハに適用されたフルウェハサイズの単一のマスクにより形成される 。

２二乙」−盈Ｊ１１【１ミ比 前記したように、８０メガバイトのオーダのメモリは、その製造工程に於いて充 分な数の良品を製造し得るようになんらかの冗長性を有していなければならない 。本発明に基づくメモリは、冗長性を有していないブロックにより組織されてい る。冗長性は、最終的なメモリに於いて必要とされる以上のブロック、ライン及 び付加回路を提供するものであって、これらの個別のユニットを単一の集積回路 メモリを構成するように相互接続する前にこれらのブロック、ライン及び付加回 路をテストする。

かのセルが、採用された幾つかのテストベクトルの基準を満足しない場合には、 不良品である旨を表示するようなアルゴリズムを用いてコンピュータ制御のもと で行われる。

コンピュータは、テストを合格したブロックの位置のリストを保持する。中央チ ャンネルバッファ、ロジックユニット、クロック及びカウンタもテストされる。

このようなテストは、第３の金属層及び第２及び第３の金属層間の絶縁層が形成 される前に行うことができる。そのために、第９Ａ図に示されるように、回路要 素のそれぞれ及びブロック内の他のデバイスをテストするために金属層２にＥＲ Ｉ−ＥＲ６、Ａ　Ｒ１，−Ａ　Ｒ６、Ｅｌ−Ｅｌ５及びＡ１−Ａ１５等のテスト パッドが設けられる。金属層３に設けられたパスラインが、第９Ａ図に於て破線 により示されている。ブロックが不良品であると判定された場合には、ライン５ ０等のパスラインは、ビア５１等のビアを介して、テストパッドＡ１４等のテス トパッドからブロック内の幾つかの点に向けて導かれるのと同様の金属ラインに 向けて接続される。

本発明の別の利点として、第９Ａ図の実施例に於けるブロック４２等の１ブロツ クあたりに僅かな数のテストパッドがあれば、ブロック内の１２８にの回路要素 の全てをテストし得る点にある。これらのテストパッドからのラインは、テスト 電圧を印加し、発生した電圧を読み出すために対応するブロック内に設けられた 幾つかの点に公知の要領をもって接続される。これらの４２個のテストパッドに より、ブロック内の全ての回路要素の行及び列アドレスを生成し、各行のリフレ ッシュアドレスを生成し、ブロック内の全ての回路要素から適切な電圧が送られ ているか否かを測定することができる。ここで説明されているＤＲＡＭメモリの 実施例に於ては、メモリブロックの対に於ける両ブロックを、８４個のテストプ ローブを有する従来形式のプローブカードを用いて簡単にテストすることができ る。更に別の利点しとしては、第４Ｂ図に示されるような、隣接するメモリブロ ック間に於ける入り組んだテストパッドを用いることにより、従来形式のテスト プローブを用いるのに充分大きなパッド間の中心間ピッチを確保し、テストパッ ドに必要な１ブロツクあたりの面積を、テストパッドが入り組んでいない場合に 比較して半分で済ませることができる。

ＫＡＬＬｑ遅し１２１ 上記した実施例に於て、テストに先だって第２の金属層までが形成されたベース ウェハは、４ＭビットＤＲＡＭ製造技術を用いるもので、サブミクロンの精度を もって製造されるもので、第２の金属層に於て３〜４ミクロンのオーダの極めて 小さな金属ラインピッチを有している。バス構造が形成される第３の金属層は、 約２０ミクロンのピッチの比較的緩い設計公差を有する。

テスト前に製造工程を概ね終了する実施例に於ては、第３の金属層に於けるパス ラインが第９図に於て破線４９により示されるような物理的な配列をもって配置 される。パスラインの間隔が比較的大きいことから、これらのパスラインの間の 金属層３にテストパッドを設けることができる。

例えば、第９Ｂ図に於けるテストパッドＥ１４は、パスライン５０とパスライン ５２との間の金属層３に設けられている。図示されていないとアは第３の金属層 ３のテストパッド１４の下側に位置しており、金属層３のテストパッドＥ１４は 金属層２のライン５３に接続することができる。

テストを行った時に当該ブロックは良品であると判定された場合、ビア５１が開 かね、パスライン５０を金属層２のライン５３に接触させる。このライン５３は ブロック内の各点に接続されている。他のテストパッド及びパスラインに接続さ れたとアは、ブロックが良品であると判定された場合には同様に提供されかつ開 かれる。ビアの開口及び接続は、レーザドリリングまたはビア位置に於けるアン ティヒユーズのプログラミングにより達成される。或いは、金属層２と金属層３ との間の絶縁層を溶融させることにより、この部分に於ける両金属層間に永久的 な接続を形成するようなレーザまたはＥビーム溶接により開くこともできる。

金属層２に於てテストを行うことにより、アンチヒユーズまたはＥビームによる 溶接を不要にすることができるが、テストのために製造過程を中断する必要があ る。金属層３が形成されパターン化された後にテストを行うことによりテストの ための製造過程の中断を回避することができるが、補助的なビアを形成するため により複雑な過程が必要となる。アンチヒユーズはそれに伴う電気抵抗の点でＤ ＲＡＭ構造に於ては好ましくない。

コニ上方丑 ウェハ内の各ブロックは、そのブロック内の全てのセルが適切に機能し、このブ ロック内のロジックが各セルに対してアドレスし、読み出しかつ書き込めるか否 かをテストされる。少数のテストパッドを用いて各ビットがテストされる６４に ビットブロックは次のように機能する。

６４には２の１６乗であることから、ブロック内の第２の金属アドレスラインに 対して１６アドレスビツトを加えるために１６個のテストパッドを必要とする。

各ビットを個別にアドレスし得るある実施例に於ては、１ブロツクあたり１本の データラインが一度に単一のセルからの出力を受けることから、１７番目のテス トパッドが必要となる。

単一のアドレスによりアクセスされる１ワードの２つのビットがブロック内に記 憶される別の実施例に於ては、このブロックに於けるビットに対してデータを読 み出しかつ書き込むために２本のデータラインが提供される。単一のアドレスに より異なる数のビットがアクセスされ、このブロック内の共通にアドレスされる ビット毎に対応する数のデータラインが提供されるような他の組織も提供するこ とができる。

ここに記載される実施例に於ては、１ブロツクあたり２本のデータラインが共通 にアドレスされ、第２のデータラインは第１８番目のテストパッドからアクセス される。ライトイネーブルバッファは第１９番目のテストパッドから制御される 。４０〜６４個のブロックのバンクが設けられている場合、ブロックをイネーブ ルし、そのブロックが適切にイネーブルされたかを判定するために更に６個のテ ストパッドが必要となる。これらの６本のバンクイネーブルテストパッドは、ブ ロック内の６個の入力ＡＮＤゲートに導かれ（ある実施例に於ては、ＮＡＮＤＳ 　ＮＯＲ及びＯＲゲートがこの機能を達成するために代替し得ることが知られて いる。）、テストパッドの数が２５となっている。

ＤＲＡＭをリフレッシュするために別個のアドレスポ−トが利用可能であるＤＲ ＡＭの実施例によれば、更に６本のバンクアドレスライン及び９本の行アドレス ラインが、１５ｉ１１のテストパッドを必要とする。好適実施例に於ては、全て の列が同時にリフレッシュさ瓢　列リフレッシュラインが設けられておらず、そ れらのいずれをもテストする必要がない。テストされているブロックに対してｖ ＣＣ及びＧＮＤを提供するために必要となる。

３のアドレス　データバスとその　のブロックとの□の　の７ 本発明によれば、欠陥のテストの結果に対する対策及びウェハ上のメモリの組織 に於けるフレキシビリティの全てが、金属バス構造の下側に位置する絶縁層のビ アレベルに於てビアを形成することにより達成される。上記したように、このビ アレベルは、テストの前或いはテストの後に行なうことができる。テストが、ビ アレベルを形成する前に行なわれる場合には、ビアレベルの絶縁が形成され、次 いでテストの結果に応じたパターンに基づいてビアを開く。

各ブロックの上方には、とア開口を設は得る部分が存在する。例えば、第９Ａ図 に示されるように、垂直方向に整合した開口の候補位置（５５−６６）の行が、 水平方向に延在するデータバスセグメントのそれぞれがデータラインＤＯ（４５ ）の上方を通過するような第９Ａ図のデータラインＤｏ　（４５）の上方に設け られている。テストを行なってブロックは不良品であると判定された場合には、 開口の候補地のいずれかに開口が設けられ、最終的な金属層が形成された時に、 それが開口の内部に延出しかつデータラインＤｏに接触する。最終的な金属層が パターン化されデータバスの水平方向部分が形成されると、とアがブロックのデ ータライン４５をこの選択された水平方向データバスラインに電気的に接続する 。

双方向データラインバッファも、水平方向データバスラインに、そのポートの１ つに於て接続さね、そのボートの他のものに於て、２８８本の上下方向データバ スラインの１つに接続されることとなり、この上下方向データバスラインは、別 のビアを介して、その長手方向に沿フて、中央チャンネルのラインの金属層に於 ける水平ラインに向けて、ワードの対応するビットのためのデータをやり取りす る特定のセンタチャンネルパッドに接続されることとなる。

第９Ａ図に示されるように、金属層２には、ブロックの上方を水平方向に通過す る対応する金属層３のパスラインの下側に延在するのに十分な長さに亘って、ブ ロックの行及び列デコードテストパッドから延出する上下方向に延在するアドレ スラインが設けられている。これは、第９Ａ図に於てライン５０及び５１により 示されている。良品のブロックのセルアドレスラインのそれぞれは、金属層３の アドレスバスに於ける対応するセルアドレスラインに接続されることができる。

良品のブロックのそれぞれについて、金属層２のバンクアドレスラインのそれぞ れが、金属層３の真値及び相補値バンクアドレスラインの両者ではなくそのいず れか一方に接続さねへ　そのブロックのバンクアドレスを決定する。各バンクに 於けるブロックは、真値及び相補値ラインの異なる組み合わせに接続さね、その バンクに固有のアドレスを割当る。１つのブロックに於けるデータピッのワード の位置は、どのラインを介してデータバスに接続されているかによって決定され る。

メモリの組織の選択は、このようにして金属層２及び金属層３の対応するライン の交点に於けるバンクアドレス及びデータラインの適当な組み合わせに対して良 品のブロックを接続する単一かつ最後のビア層に形成された開口のセットにより 制御される。

メモリの組１ｋ（ワード長、バンクの数）のフレキシビリティは、最大限の所望 のワード長を取り扱うのに十分なデータラインをデータバスに設け、所望の最大 限の数のバンクに対してアドレスし得るように十分な数のバンクアドレスライン を設けることにより達成される。上記した実施例に於ては、６つのバンクアドレ スライン（及び６つの相補アドレスライン）が設けられ、６４個ものバンクを設 けることができ、２８８本データバスラインが設けられていることにより、アド レスに応答して２８８ビツトの長さを有するワードをやり取りすることが可能と なる。テストを行なった後に組織を決定するためのフレキシビリティは、データ バスに更にデータラインを追加したり、アドレスバスに更にバンクアドレスライ ンを追加することにより簡単に増大させることができる。

−な　ポイントを　るパスライン　゛ 第１０Ａ図及び第１０Ｂ図は、第３の金属層のバス構造に於ける３本の単一のラ インの拡大図を示す。データ、アドレス及びリフレッシュバスの全てに於けるラ インも同様な形状を有するのが好ましい。この構造により、ブロック及びロジッ クをテストを行なった後に及びバス構造がブロック及びロジックに相互接続され た後に発生し得るまたは検出し得るバス構造の欠陥を是正するための冗長性を提 供する。パスラインのライン幅は、金属層２に於ける上下方向に延在するライン に対して異なる２つのコンタクトポイントが利用可能であってかつ並列に設ける のに十分な大きさを有する。第１０Ａ図は、メモリブロックの１つの上方に於け る金属層２及び金属層３の構造を示す断面図である。

３本のみが図示されているライン７０２は、金属層３に於て水平方向に延在し、 ビアがこれから形成されるべき或いはビアが既に設けられた絶縁層により、金属 層２に於ける上下方向に延在するライン７０１から分離されている。ライン７０ ２のそれぞれは、例えば位置７０６ａ及び７０６ｂについて、ライン７０１のそ れぞれに対して２点で接触するのに十分な幅を有する。このような接触を行ない 得る点の各対の間に於て、各ライン７０２を、パターン化に際して符号７０３に より示されるような空隙を有するものとすることにより、ライン７０２のそれぞ れを上側部分７０２ａと下側部分７０２ｂとに分離することができる。各ライン ７０２のこれらの上下部分は、符号７０５ａ及び７０５ｂで示されるような相互 接続領域に於て接続されたままとなる。

第１０Ｂ図は第１０Ａ図の冗長な金属バス構造により利用可能な修復可能性を示 すものである。ライン７２１〜７３３は、パスラインの隣接する部分を切り離し 、連続的な金属信号ラインを維持すると同時に欠陥部分を分離する。

例えば、ライン７０２のセグメント７０２ｂがライン７０１ａに接続し得ないよ うな開ロア０７等の欠陥（第１０Ａ図参照）がライン７０２等にに発生した場合 、第２の相互接続の部位が提供される。欠陥７０７がポイント７０２ｂとライン ７０１ａとの間の短絡であって、この部分に於ける相互接続が望ましくない場合 には、第１０Ｂ図に示されるように、この欠陥を分離することによりバス構造を 修復することができる。例えば、ビア位置７３４（第１０Ｂ図）が、その下側の 金属層２のラインに至る好ましくない短絡を伴なうものとする。この短絡は、金 属層３のパスライン７３６ａを位Ｗ７２１及び７２２に於て切断し、ビア位置７ ３４を分離すると同時に、金属ブリッジ７２７．７２８等を通過する、金属層３ のバス部分７３６ｂに沿って連続的な金属信号線を維持することにより解消する ことができる。同様に、例えば金属層１に至る短絡等金属層３に於ける好ましく ない欠陥を、ポイント７２９．７３０及び７３１に於て切断することにより分離 することができる。位置７２４及び７２６に於て切断することにより、パスライ ン７３６を２つの互いに分離された部分に分割することができる。言うまでもな く、ブロックのテストを行なった後に隣接するライン間の金属層２に於ける短絡 を除去するためにレーザ切断技術を用いることができる。この方法は、ビア層を カスタム化する前にテストを行なうような実施例に於て有効である。

フレキシビリテ　ニーの　に・て１１　のデータラインいる　に・ては　ラン　 ム　クラスタ　。

に、ｌ′　ることができる 本発明によれば、バス構造を良好なブロックにのみ適切に接続することによりど のような欠陥の配列及びそれに伴なう不良品のメモリブロックの配列に対処する ことができる。アドレス及びデータバスがウェハ上の全てのブロックの上方に於 て延在することから、全てのブロックは、いずれのバス構造にも直ちに接続し得 るように配置されている。

しかしながら、データバスの全てのラインがウェハ上の全てのブロックの上方に 亘って延在する必要がない。本実施例の場合２８８本のラインを有する主データ バスは、中央チャンネルに於て上下方向に延在している。メモリ内の各ワードに ついて、ビットは、データバスに於ける対応するビットラインに接続されなけれ ばならい。多数の異なるバンクのビットが例えばとット０〜７に亘って一列に配 列されるように、１つのバンク内のブロックを配置することより、その行の上方 に於て８本のデータラインを延在させるのみでよい。１行の上方に１２本のデー タラインを延在させることにより、その行に位置するブロックに於て１７−ドの １２個の異なるビットの任意のものにデータを記憶することができる。好適実施 例は、データバスの上下方向に延在する主部分と、メモリブロックの上方に於て 延在する水平方向に延在するデータラインとの間のバッファを内蔵している。バ ッファは、テストを行なった後まで接続されない。ビット０を読み出し及び書き 込むための水平方向ビットラインが、メモリ内の各ワードのビットＯにデータを 記憶するのに必要であるのに十分な数の良品のブロックの上方に亘って延在する ようにこれらのバッファは接続される。このことは１ワードの全てのビットにつ いて当てはまる。

テストにより１つの行の大きな部分が不良であると判定された場合、シーケンシ ャルバンクの特定の上位ビットのためのブロックが、欠陥を有するブロックを飛 ばして、良品のブロックに単純にシーケンシャルに割当られることから、ワード の特定のビットが影響を受けることがない。ブロック対の行の上方に於て延在す る水平方向データバスラインが次に割当られ、データバスの対応するラインにバ ッファを介して接続されることにより、その上下方向データバスラインによりア クセスされるビットを記憶するブロックのデータ端子を相互接続する。例えば、 ４０個のバンクヲ有スる８０Ｍバイドラム（７２０Ｍビットラム）の場合、ビッ トＯをアクセスしなければならないブロックが４０ある。同様に、Ｎ番目のビッ トが１つの行または数行に記憶されるべきブロックが４０ある。これは、Ｎ番目 のビットの全てのアクセスするために、２８８本のラインの上下方向データバス の極く少数の水平方向延長部が必要となることを意味する。

任意の数の良品のメモリブロックを有するウェハを用い得るように冗長性が設定 されている。良品のブロックが少ないウェハに於ては、それだけ少数のメモリを アドレスし得るように相互接続される。任意の良品のメモリブロックを任意のバ ンクの一部として、そのバンクの任意のビット位置のために接続することができ る。これにより、欠陥を回避するための完全なフレキシビリティが得られる。

バーンインに　して　したブロックを　′　る　法会での金属層の相互接続が完 了した後、最終的なバーンインに際して発生し得る機能ブロックの損失を補うこ とができる。バーンインとは、デバイスを電気的に活用しながら高温に於て行な われる加速された負荷テストである。バーンインは通常ユーザに届けられる前に 行なわれるが、そうでない場合もあり得る。第１１図に示されるように、本発明 の成る実施例は、最小クロック数の１０パーセントのオーダの冗長なブロック１ １２０のセットを提供することによりバーンインに際する故障を修復する。例え ば、１バンク当り１４４ブロツクを用いる例に於ては１バンク当り１４ブロツク といった各バンクに対して更に１０パーセントを追加することにより、１バンク 当りのブロックの総数想定したもので、文献に報告されている通常の故障率によ れば１〜２パーセントがより一般的な数値である。）冗長性を有するブロック１ １２０は、主ブロック４１に同様の要領をもってグループ化されており、バンク 及びブロックへのアドレスは前記したのと同様である。冗長なブロック１１２０ の入力及び出力は、パッド１０２−１０２ｄ　（第８Ａ図）等の中央チャンネル １０１に於ける追加の２８個の■０バッドに供給される。追加のＩＯパッドに対 して受け渡される信号は、外部相互接続ライン１０３（第３図）に於ける追加の ２８本のラインを介してウェハ外にラウティングされる。全てのＩＯラインはウ ニ／Ｘ外の領域にラウティングされ、ワイヤボンド或いはハンダ付けされたワイ ヤジャンパによる選択的な接続または非接続が行なわれる。

ブロック４１の１つに至るＩＯラインにより接触された回路のいずれかの部分が 故障している場合（１つまたは複数の不良品のブロック４１に接続されているこ とによりまたはライン、とア或いはＩＯ等に於ける故障により）、そのＩＯライ ンを使用しないようにする。欠陥を有する回路に至るラインの数が２８以下であ る限り、所定のメモリ容量の基準を満たすだけのラインが良品のブロックに接続 されていることとなる。このような欠陥を有するラインの接続或いは非接続は、 よく知られているように集積回路を用いて行なうこともできる。追加の２８本の ＩＯラインは、中央チャンネルパッドの１つに接続される代わりに、最終的なバ ーンインテストの結果に対する対策のために用いられるパッケージの端縁部の内 側に位置する別個の小さな補助コネクタに接続することができる。

用゛がメモリアレイに　定されないも 上記した実施例は大型メモリに向けられたものであるが、本発明はメモリ回路に 限定されない。本発明は、バイナリアドレス設計法によりイネーブルされ得る同 一のブロックを多数繰り返してなるロジックデバイスにも適用可能である。その ようなデバイスとしては、同一の小さなマイクプロセッサの複雑なマトリックス を含むアレイプロセッサがある。

当業者であれば上記した本発明の説明により本発明の他の実施例も自ずと明らか になろう。そのような他の実施例も本発明の概念に含まれることが意図されるも のである。

ＦＩＧＵＲＥ２ メモリブロック ＦＩＧＬｉＲＥ　４Ａ ２対のメモリブ０フク ＦＩＧＵＲＥ４Ｂ 金属層　１ ＦＩＧＵＲＥ５Ａ 金属層　２ ＦＩＧＬＪＲＥ　６Ｂ １０２ａ ＦＩＧＬＩＲＥ　８Ａ ＦＩＧＵＲＥ　８Ｂ ＦＩＧＵＲＥｌｏＡ ＦＩＧＵＲＥｌｏＢ 要約書 本発明はウェハサイズ集積回路の設計及び製造に関する。

ウェハサイズ集積回路の下側層が、電気的に絶縁されかつ繰り返される、ロジッ ク要素等のブロック或いは回路要素を含む。上側導電層は、データ及びアドレス バス構造４７を含む。上側層と下側層との間に位置する補助とア層をパターン化 することにより複数の目的を達成することができる。ビア層のパターン化を行な うことにより、バス構造を、欠陥を有する要素或いはブロックに接続するのを回 避し、要素のアドレスを設定し、アドレス構造及びデータ構造（メモリウェハに ついては、ワード長、ワードのバンクの数及び１バンク当りワードの数）を設定 することができる。

ビア層は、良品及び不良品としての要素を（従来技術に基づく方法を用いて）テ ストを行なった後に、上側パスラインを下側金属レベルの選択された領域に接続 するようにパターン化される。更に別の新規な特徴として、この構造は、繰り返 される要素の異なるバンクを同時にアドレスし得るような２つ若しくは複数のア ドレスポートを含むものであってよい。複数のボートを備える特徴は、ＤＲＡＭ を自動リフレッシュしたり、他のメモリ形式を用いて複数のアドレスを行なう際 に有用である。

補正書の翻訳文提出書 （特許法第１８４条の７第１項） 平成４年９月３０日

Claims (71)

【特許請求の範囲】
1. １．多数のブロックを含む集積回路構造であって、各ブロックが 多数の回路要素と 前記回路要素のそれぞれをアドレスするための手段と、前記回路要素のそれぞれ に対してデータをアクセスする手段と、 前記ブロックをイネーブルするための手段とを有し、更に前記ブロックの上方に 形成された少なくとも１つのビア層と、 前記ビア層の上方に形成されかつ回路要素アドレスライン及びバンクアドレスラ インを含むアドレスバス及びデータラインを含むデータバスに備えるようにパタ ーン化されたバス構造とを有し、 前記ブロックのテストを行なった後に、前記回路要素アドレスラインを、選択さ れたブロックに於ける前記回路要素のそれぞれをアドレスするための前記手段に 接続し、前記データラインの選択されたものを前記選択されたブロックに於ける データをアクセスするための前記手段に接続し、前記バンクアドレスラインの選 択されたものを、前記選択されたブロックに於ける前記ブロックをイネーブルす るための前記手段に接続するように前記ビア層をパターン化し得るように前記ブ ロック及び前記バス構造が配置されていることを特徴とする集積回路構造。
2. ２．前記選択されたブロックが、テストにより合格と判定されたブロックから選 択されることを特徴とする請求項１に記載の集積回路構造。
3. ３．前記アドレスラインが、１つのバンクアドレスの各アドレスビットの真値及 び相補値を提供し、前記バンクのそれぞれのための異なるバンクアドレスが、前 記バンクアドレスラインに於ける真値及び相補値の異なる組み合わせをバンク内 の全てのブロックに接続することにより提供されることを特徴とする請求項１に 記載の集積回路構造。
4. ４．前記ブロックが行をなして配列されており、前記行が対をなして配列されて おり、行の各対が前記データバスの共通のラインを共有していることを特徴とす る請求項３に記載の集積回路構造。
5. ５．前記対の各ブロックに於ける前記回路要素のそれぞれに於けるデータをアク セスするための前記手段が前記データバスの同一のラインに接続し得るように向 きが定められたブロックを、前記行の対が有することを特徴とする請求項４に記 載の集積回路構造。
6. ６．前記ビアが、エッチング過程に続いて行なわれる直接Ｅビーム書き込み式の フォトリソグラフィにより形成されることを特徴とする請求項１に記載の集積回 路構造。
7. ７．回路要素が同時にアドレスされるべきブロックの数が、前記バンクアドレス ラインの前記同一の組み合わせにより接続されるブロックの数により決定される ことを特徴とする請求項１に記載の集積回路構造。
8. ８．前記アドレス手段がアドレスを行なうための第１の手段からなり、前記アド レスバスが第１のアドレスバスからなり、前記集積回路構造のブロックが更に、 前記回路要素のそれぞれをアドレスするための第２の手段を有し、前記バス構造 が第２のアドレスバスを有し、前記ブロックのそれぞれが更に、前記第１及び第 ２のアドレスバスが前記ブロック内の回路要素を同時にアドレスするのを防止す るための手段を備えていることを特徴とする請求項１に記載の集積回路構造。
9. ９．アドレスを行なうための前記第２の手段がリフレッシュバスからなり、前記 回路要素がＤＲＡＭメモリセルからなることを特徴とする請求項８に記載の構造 。
10. １０．前記ブロックのそれぞれをテストするための手段と、前記バス構造に前記 ブロックのそれぞれを接続するための手段とを更に備えていることを特徴とする 請求項１に記載の集積回路構造。
11. １１．前記ブロックの前記回路要素が行及び列をなして配列されており、前記テ スト手段が、少なくとも１つの回路要素をアドレスするように前記行及び列のそ れぞれに電気信号及び電力を加えるのを可能にするような複数のテストパッドと 、前記回路要素のアクセスを許容するため少なくとも１つのテストパッドを有す ることを特徴とする請求項１０に記載の集積回路構造。
12. １２．前記テストパッドが、前記ビア層の下側の導電層内に位置していることを 特徴とする請求項１１に記載の集積回路構造。
13. １３．前記テストパッドが、前記バス構造と同じ層内に位置していることを特徴 とする請求項１１に記載の集積回路構造。
14. １４．前記ブロックに電気的に接続され、前記アドレス、前記アドレスバス及び 前記データバスに対して電気的に絶縁されたテストポイントを更に含む層内に前 記バス構造が形成されていることを特徴とする請求項１に記載の集積回路構造。
15. １５．複数のブロック内の回路要素が同時にアドレスされ、前記同時にアドレス された回路要素内のブロックが、温度勾配及び過渡スイッチ電流の集中を抑制す るようにウエハの全領域に亘って分散していることを特徴とする請求項１に記載 の集積回路構造。
16. １６．前記集積回路構造がウエハの表面の大部分に渡って形成され、前記集積回 路構造が、該集積回路構造に外部信号を供給するべく、前記ウエハの直径に沿っ て延在する手段を備えていることを特徴とする請求項１に記載の集積回路構造。
17. １７．前記ビアが、前記ビア内に配置されたアンチヒューズをプログラムするこ とにより導電接続経路を提供するものであることを特徴とする請求項１に記載の 集積回路構造。
18. １８．前記ビアが、所望の位置に於ける前記バス構造を貫通するように溶融させ 、更に前記ビア層内の絶縁体を溶融させ、前記ビア層の下側に於ける前記バス構 造と導電体との間に電気的接触を形成するようなレーザ溶融過程により形成され ることを特徴とする請求項１に記載の集積回路構造。
19. １９．外部信号を供給する手段が、ボンディングパッドからなり、前記ボンディ ングパッドが直線上に配置されていることを特徴とする請求項１６に記載の集積 回路構造。
20. ２０．外部信号を加えるための手段がボンディングパッドを含み前記ボンディン グパッドがそれぞれ複数のボンディング位置を有することを特徴とする請求項１ ６に記載の集積回路構造。
21. ２１．互いに近接する位置に配置された電源及び接地ラインを有することを特徴 とする請求項１に記載の集積回路構造。
22. ２２．前記電源及び接地ラインが、前記ブロックのそれぞれに対応するように互 いに近接する対をなす電源及び接地ラインを有し、各ブロックに於ける前記電源 及び接地ラインの対が、前記ビア層がパターン化されるまで、異なるバンクの電 源及び接地ラインの対から電気的に絶縁されていることを特徴とする請求項２１ に記載の集積回路構造。
23. ２３．前記電源及び接地ラインが、前記バス構造を良品のブロックに最終的に接 続した後に、高い相互静電容量及び低い抵抗を有する相互接続された電源グリッ ド及び相互接続された接地グリッドを提供するべく配置されていることを特徴と する請求項２１に記載の集積回路構造。
24. ２４．バーンインの後に発生したブロックの故障を修復するための手段が提供さ れることを特徴とする請求項１に記載の集積回路構造。
25. ２５．集積回路構造であって、 バンクにグループ分けされたブロックにグループ分けされた要素のアレイを有し 、 前記要素のそれぞれのアドレスを受けるための手段が、前記ブロックのそれぞれ から要素を選択するために要素アドレスを受けるための手段と、 前記ブロックのそれぞれのバンクアドレスを受けるための手段とを有し、 前記バンクアドレスを受けるための前記手段が、前記バンクの１つのバンクアド レスを受けた時に、前記バンクの全てのブロックを選択し、 バンクアドレスを受けるための前記手段が、前記バンクアドレスの各ビットの真 値ライン及び相補値ラインと、 前記バンクアドレスに於ける前記各ビットのための前記真値ラインまたは前記相 補値ラインのいづれかを、前記ブロックの各ブロックに於けるデコード手段に接 続するための手段とを備えることにより、前記ブロックのためのバンクアドレス を設定することを特徴とする集積回路構造。
26. ２６．前記デコード手段が組み合わせロジックゲートを含むことを特徴とする請 求項２５に記載の集積回路構造。
27. ２７．集積回路メモリ構造であって、 多数のワードを有し、前記ワードのそれぞれが複数のビットを有し、前記ビット が複数のブロックに配置されており、前記ブロックのそれぞれが物理的にグルー プ化されたビットを有していることにより、前記ワードの１つに於ける複数のビ ットが、前記メモリ構造内に物理的に分散されていることを特徴とするメモリ構 造。
28. ２８．集積回路構造であって、 第１のアドレスバス及び第２のアドレスバスを含む少なくとも２つのアドレスバ スと、 バンクにグループ化された多数のメモリビットと、前記アドレスバスのそれぞれ に於ける前記メモリビットの全てをアドレスするための手段と、 前記第１のアドレスバスに於けるアドレスが、前記第２のアドレスバスに於ける アドレスと同一のバンクに於けるビットをアドレスする時に前記第１のアドレス バスに優先的な取り扱いを与えるための手段と、 前記第１のアドレスバスによりアドレスされたビットが、前記第２のアドレスバ スによりアドレスされたビットとは異なるバンクに属する場合には、前記第１の アドレスバス及び前記第２のアドレスバスに対して前記ビットを同時にアクセス するのを許容するための手段とを有することを特徴とする集積回路構造。
29. ２９．優先的取り扱いを与えるための前記手段が、各バンクについて、 前記第１のアドレスバスの前記アドレスが前記バンクをアドレスする場合に、前 記第１のアドレスバス上の前記アドレスをデコードし、第１の照合信号を提供す るための手段と、 前記第２のアドレスバスの前記アドレスが前記バンクをアドレスする場合に、前 記第２のアドレスバス上の前記アドレスをデコードし、第２の照合信号を提供す るための手段と、 前記第１の照合信号が提供された時に前記第２のアドレスをディスエーブルする ための手段と、前記第１の照合信号または前記第２の照合信号に応答して前記バ ンク内の選択されたビットをアクセスするための手段とを備えていることを特徴 とする請求項２８に記載の集積回路構造。
30. ３０．前記バンクがブロックに分割されており、前記優先的取り扱いを行なうた めの手段と前記許容手段が前記ブロックのそれぞれに設けられていることを特徴 とする請求項２９に記載の集積回路構造。
31. ３１．半導体ウエハ上に形成された集積回路デバイスであって、 前記ウエハの直径に沿って概ね横切るように延在する中央チャンネルと、 前記中央チャンネルの両側に向けて、前記中央チャンネルに対して略直角に延出 する行をなして配列された多数のアドレス可能な要素と、 前記した多数のアドレス可能な要素の上方に於て延在しかつ前記アドレス可能要 素に対してアドレス及びデータ信号を提供する複数の水平バスラインとを有し、 前記中央チャンネルが、 前記アドレス可能な要素と前記ウエハの一部をなさない回路との間で信号の受け 渡しを行なうためのボンディングパッドと、 前記ボンディングパッドを複数の水平バスラインに接続するための手段とを有す ることを特徴とするデバイス。
32. ３２．前記中央チャンネルが更に、 前記アドレス可能な要素に向けて送られるべき信号を生成するため複数のロシツ クデバイスと、前記複数の水平バスラインに前記ロシツクデバイスを接続するた め手段とを有することを特徴とする請求項３１に記載のデバイス。
33. ３３．前記複数のロシツクデバイスが、少なくとも２つの互いに同一のロシツク デバイスを含み、互いに同一の前記前記両口シツクデバイスのいづれをが、互い に同一の前記両口シツクデバイスにより提供されるロジック機能を供給し得るこ とを特徴とする請求項３２に記載のデバイス。
34. ３４．前記ボンディングパッドを前記複数の水平方向バスラインに接続するため の手段が、上下方向バスライン及びバッファを有し、前記上下方向バスライン及 びバッファが前記ボンディングパッド及び前記水平方向バスラインに接続可能で あることを特徴とする請求項３１に記載のデバイス。
35. ３５．前記ウエハ外の前記回路に接続するため手段を設けるために前記ボンディ ングパッドが複数の取り付け位置を有するように形成されていることを特徴とす る請求項３１に記載のデバイス。
36. ３６．集積回路要素の複数のブロックからなり、前記ブロックのそれぞれが、そ れらをテストし得る段階まで前記当該集積回路デバイスを製造した時に、前記ブ ロックからそれぞれ電気的に絶縁されているような集積回路デバイスであって、 前記ブロックをテストするための手段と、前記ブロックの各部を電気的に相互接 続するため手段とを有することにより、 前記ブロックをテストした後に前記ブロックを前記手段に対して電気的に相互接 続し得ることを特徴とするデバイス。
37. ３７．前記ブロックをテストするための前記手段が、前記ブロックをテストし得 る段階まで前記集積回路デバイスを製造した時に形成される最上層の導電層の一 部として形成された複数のテストパッドを含むことを特徴とする請求項３６に記 載のデバイス。
38. ３８．前記テストパッドがテストを可能にするべきブロックの周辺部に前記テス トパッドが配置されており、あるブロックのテストを行なうためのテストパッド が、隣接するブロックをテストするためのテストパッドと入り組んで構成されて いることにより、隣接するテストパッドの倍のピッチを有するテストプローブを 前記テストのために用い得るようにしたことを特徴とする請求項３７に記載のデ バイス。
39. ３９．前記ブロックをテストするための手段が、前記ブロックの各部を電気的に 相互接続するための手段が形成されるべき導電層の一部として形成された複数テ ストパッドを含むことを特徴とする請求項３６に記載のデバイス。
40. ４０．集積回路構造であって、 ロジック要素からなりかつ互いに電気的に絶縁された多数のブロックと、 前記集積回路構造と、該集積回路構造の一部をなさないデバイスとの間で信号の 受け渡しを行なうための手段と、前記した信号を受け渡すための手段と及び前記 多数のブロックの上方に於て延在するバス構造と、前記バス構造を前記ブロック 及び前記信号受け渡し手段に選択的にかつ電気的に接続するため手段とを有する ことを特徴とする構造。
41. ４１．前記ロジック要素がメモリセルを含むことを特徴とする請求項４０に記載 の集積回路構造。
42. ４２．前記ブロックが、前記ロジック要素をアドレスするためのアドレスロジッ クを更に含むことを特徴とする請求項４１に記載の集積回路構造。
43. ４３．前記ブロックが選択されるための手段を備えていることを特徴とする請求 項４０に記載の集積回路構造。
44. ４４．前記バス構造が、少なくとも１つのアドレスバスを含み、前記した少なく とも１つのアドレスバスが、複数のバンクアドレスライン及び複数の要素アドレ スラインを含み、 前記バンクアドレスラインがあるバンクアドレスに於ける各ビットの真値及び相 補値の両者を提供し、前記バス構造を選択的かつ電気的に接続するための手段が 、前記バンクアドレス内の前記各ビットの真値または相補値のいづれか一方を選 択するための手段を含むことにより前記バンクアドレスにより少なくとも１つの ブロックをアドレスし得るようにしたことを特徴とする請求項４０に記載の集積 回路構造。
45. ４５．前記バス構造を選択的に接続するため前記手段が、前記バス構造と前記ブ ロックとの間のビア層と、前記バス構造のラインを前記ブロックのコンタクトに 電気的に接続するために前記ビア層に前記ビアを開くための手段とを有すること を特徴とする請求項４４に記載の集積回路構造。
46. ４６．前記集積回路構造と、前記集積回路の一部をなさないデバイスとの間で信 号のやり取りをするための手段が、該集積回路構造が形成されたウエハの直径の 大部分に亘って延在する中央チャンネルを有し、 前記中央チャンネルが、 前記集積回路構造の一部をなさない前記デバイスに至るワイヤ手段を取着するた めのボンディングパッドと、前記ボンディングパッドと前記バス構造との間に於 て信号の接続を行なうための手段とを有することを特徴とする請求項４０に記載 の集積回路構造。
47. ４７．前記ボンディングパッドと前記バス構造との間で信号の接続を行なうため の前記中央チャンネル手段が前記信号のバッファティングを行なうためのバッフ ァを備えていることを特徴とする請求項４６に記載の集積回路構造。
48. ４８．前記中央チャンネルが、前記バス構造に加え得る信号を発生するためのロ ジックを更に含むことを特徴とする請求項４７に記載の集積回路構造。
49. ４９．前記バス構造に加え得る信号を発生するための前記ロジックが少なくとも １つのカウンタを含み、前記ロジック要素がＤＲＡＭメモリセルを含むことを特 徴とする請求項４８に記載の集積回路構造。
50. ５０．前記信号受け渡し手段及び前記多数のブロックの上方に於て延在する前記 バス構造が、アドレスバス構造及びデータバス構造を含むことを特徴とする請求 項４０に記載の集積回路構造。
51. ５１．前記アドレスバス構造が複数のアドレスラインを含み、前記アドレスライ ンの全てが前記ブロックの全ての上方に於て延在しており、前記データバス構造 が複数のデータラインを含み、前記データラインのあるものが前記ブロックのそ れぞれの上方に於て延在することを特徴とする請求項５０に記載の集積回路構造 。
52. ５２．前記アドレスバス構造がリード／ライトバス及びリフレッシュバスを含み 、前記回路要素がＤＲＡＭセルを有し、前記リード／ライト及びリフレッシュバ スが前記ＤＲＡＭセルのそれぞれをアドレスし得ることを特徴とする請求項４０ に記載の集積回路構造。
53. ５３．前記リードライト及び前記リフレッシュバスがそれぞれバンクアドレスラ イン及び要素アドレスラインを含み、どのブロックがアドレスされるかを決定し 、前記要素アドレスラインがブロック内のどの要素がアドレスされるかを決定す ることを特徴とする請求項５２に記載の集積回路構造。
54. ５４．前記要素アドレスラインが全てのブロックについて同様に接続されており 、前記バンクアドレスラインが異なるバンクに於けるブロックに対して異なる態 様をもって接続されていることを特徴とする請求項５３に記載の集積回路構造。
55. ５５．前記バンクアドレスラインが、異なるバンクについて異なるアドレスを保 持する真値及び相補値ラインの異なる組み合わせに接続されることを特徴とする 請求項５４に記載の集積回路構造。
56. ５６．前記データバス構造が中央チャンネルに於て上下方向に延在するデータラ インを含み、前記上下方向データラインのそれぞれが少なくとも１本の水平方向 データラインに接続可能であって、前記少なくとも１本の水平方向データライン が、前記ブロックの２本の水平方向に延在する行の間に於ける対応する水平方向 に延在する領域の上方に於て延在することを特徴とする請求項５０に記載の集積 回路構造。
57. ５７．前記上下方向延在データラインが、双方向バッファを介して前記少なくと も１本の水平方向データラインの選択されたものにそれぞれ接続されることを特 徴とする請求項５６に記載の集積回路構造。
58. ５８．前記ロジック要素がワードにグループ化され、前記ワードがバンクにグル ープ化された組織を有し、各バンクが異なるバンクアドレスを有し、前記ワード のワード長がブロックが接続されたデータラインの数及び同じバンクアドレスを 有するブロックの数の両者により決定され、バンクの数が前記ブロックに与えら れた異なるバンクアドレスの数により決定され、選択的かつ電気的な接続を行な うための前記手段が、前記バンクアドレスラインのいづれを前記ブロックのそれ ぞれに接続するべきかを選択し、どのデータラインが前記ブロックのそれぞれに 接続されるべきかを選択することにより前記組織を設定することを特徴とする請 求項５０に記載の集積回路構造。
59. ５９．前記ワードのそれぞれが前記ブロックの複数のものを占めることを特徴と する請求項５８に記載の集積回路構造。
60. ６０．前記バンクの１つに於ける前記複数のブロックのそれぞれの前記ロジック 要素の２つにより１つのワードを形成することを特徴とする請求項５９に記載の 集積回路構造。
61. ６１．前記信号受け渡し手段がパッドを含み前記パッドが３つの金属層によりそ れぞれ形成されることを特徴とする請求項４０に記載の集積回路構造。
62. ６２．集積回路構造を形成するため方法であって、互いに電気的に絶縁されたロ ジック要素のブロックを含むように複数の半導体、導電体及び絶縁体からなる層 を形成しかつパターン化する過程と、 前記複数層に補助ビア層を積層する過程と、前記ブロックの上方に於て延在する バスを形成するべく前記補助ビア層にバス導電層を積層しかつ該バス導電層をパ ターン化する過程と、 前記ブロックが適切な機能を果たし得るかをテストする過程と、 前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア層にビ アを開く過程とを有することを特徴とする方法。
63. ６３．複数の半導体、導電体及び絶縁体からなる層を形成しかつパターン化する 前記過程が、更に、前記論理要素ブロックからかつ互いに電気的に絶縁された制 御ロジックのセグメントを形成する過程を含み、 前記補助ビア層にバス導電層を積層しかつ該バス導電層をパターン化する前記過 程が、前記制御ロジックセグメントの上方に延在するバス構造を形成するために 前記バス導電層をパターン化する過程を更に含み、前記テスト過程が、前記制御 ロジックセグメントが適切に動作するか否かをテストする過程を更に含み、前記 したビアを開く過程が、前記制御ロジックセグメントと前記バス構造を選択的に 相互接続するためにビアを開く過程を更に有することを特徴とする請求項６２に 記載の方法。
64. ６４．複数の半導体、導電体及び絶縁体からなる層を形成しかつパターン化する 前記過程が、前記集積回路構造外のデバイスとの接続を行なうために、互いにか つ前記ロジック要素ブロックから電気的に絶縁されたコンタクトパッドを形成す る過程を更に含み、 前記バス導電層を積層しかつパターン化する前記過程が、前記制御ロジックセグ メントの上方に延在するバス構造を形成するために前記バス導電層をパターン化 し、前記集積回路構造外のデバイスとの接続を行なうために、互いにかつ前記ロ ジック要素ブロックから電気的に絶縁されたコンタクトパッドを形成する過程を 更に含み、前記したビアを開く過程が、更に前記制御ロジックセグメントと前記 コンタクトパッドとを選択的に相互接続するべくビアを開く過程を有することを 特徴とする請求項６２に記載の方法。
65. ６５．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、前記ブロックのそれぞれに向けてアドレスビットの 真値及び相補値を伝送する一対の真値及び相補値アドレスバスラインの一方に接 続するためにビアを開く過程を有することにより、前記ブロックのそれぞれのア ドレスを設定し、前記集積回路構造の組織を選択することを特徴とする請求項６ ２に記載の方法。
66. ６６．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、前記テスト過程により適切な動作を行なうと判定さ れたブロックのみに対してビアを開く過程を含むことを特徴とする請求項６２に 記載の方法。
67. ６７．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、ビアが開かれるべき部位にＥビームを用いて前記ビ ア層を溶融する過程を含むことを特徴とする請求項６２に記載の方法。
68. ６８．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、ビアが開かれるべき部位にレーザを用いて前記ビア 層を加熱する過程を含むことを特徴とする請求項６２に記載の方法。
69. ６９．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、前記バス導電層が形成される前に行なわれることを 特徴とする請求項６２に記載の方法。
70. ７０．前記ブロック及び前記バス構造を選択的に相互接続するため前記補助ビア 層にビアを開く前記過程が、前記バス導電層が形成される後に行なわれることを 特徴とする請求項６２に記載の方法。
71. ７１．二重バス構造から回路要素をアドレスするための方法であって、 第１のアドレスバスに対して、第１のバンクアドレス及び第１の回路要素アドレ スを含む第１のアドレスを加える過程と、 第２のアドレスバスに対して、第２のバンクアドレス及び第２の回路要素アドレ スを含む第２のアドレスを加える過程と、 前記第１及び第２のバンクアドレスを比較する過程と、前記第１のバンクアドレ スが前記第２のバンクアドレスと同一である場合には、前記第２バンクアドレス のソースに向けてビジィ（ｂｕｓｙ）信号を送り、前記第１のバンクアドレスに 応答し、 前記第１のバンクアドレスが前記第２のバンクアドレスと同一でない場合には、 前記第１のアドレス及び前記第２のアドレスの両者に応答することを特徴とする 方法。