JPS63275138A - 集積回路 - Google Patents

集積回路

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Publication number
JPS63275138A
JPS63275138A JP11131387A JP11131387A JPS63275138A JP S63275138 A JPS63275138 A JP S63275138A JP 11131387 A JP11131387 A JP 11131387A JP 11131387 A JP11131387 A JP 11131387A JP S63275138 A JPS63275138 A JP S63275138A
Authority
JP
Japan
Prior art keywords
wiring
integrated circuit
signal lines
master slice
line
Prior art date
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Pending
Application number
JP11131387A
Other languages
English (en)
Inventor
Fumihide Kitajima
北島　史英
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63275138A publication Critical patent/JPS63275138A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマスタースライスを用いて製造される集積回路
に関する。
〔従来の技術〕
従来、マスタースライスを用いて製造される集積回路の
信号線配線は、予め、信号線用に用意しである配線領域
内を自由に使って、互いに短絡する事がない様に配線さ
れる。その為に、各々の信号線配線の経路は、信号線が
接続すべき機能ブロックの配置位置に依存する結果にな
る。
〔発明が解決しようとする問題点〕
上述した従来の集積回路では、個々の信号線を実現する
配線径路の自由度が大きい為に、東線の様に、複数の信
号線がまとまって配線される方が望ましい信号線の集合
については、そのまとまりを考慮して信号線を配線する
事ができないため、設計及び製造が煩雑となるという問
題点があった。
本発明の目的は東線用の導体線分を予め用意しておく事
で、東線を構成する信号線の集合について、まとまりの
ある配線を実現し、設計及び製造を容易にしたマスター
スライス方式の集積回路を提供する事にある。
〔問題点を解決するための手段〕
本発明の集積回路は、半導体基板に機能セルを行・列に
配置したマスタースライスに信号線及び電源線を配線し
て形成される集積回路てあって、前記マスタースライス
に束線配線用の導体線分が形成されているものである。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例の平面図、第２図は第１図に
おける東線用の導体線分３近傍の拡大図である。
第１図において、マスタースライスを構成する半導体基
板１上には複数の機能セル列２か形成されており、特に
その中心部には東線用の導体線分３が形成されている。
そして、この東線用の導体線分３には、第２図に示すよ
うに、機能セルへ接続する信号配線４が形成されている
。尚、信号配線４は見易くするために斜線か施しである
。
このように構成された本実施例においては、東線の信号
線を東線用の導体線分３に接続することがてきるため、
従来のように信号線を引きまわす必要がなくなり、集積
回路の設計及び製造は容易なものとなる。
〔発明の効果〕
以上説明したように本発明は、東線の信号線を配線する
為の複数の平行に並んだ導体線分をマスクスライス上に
予め用意しておく事により、集積回路内の東線について
、無用の引きまわしが少なくなるため、集積回路の設計
及び製造が容易になるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の平面図、第２図は第１図の
東線用の導体線分近傍の拡大図である。 １・・・半導体基板、２・・・機能セル列、３・・・東
線用の導体線分、４・・・信号配線。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に機能セルが行・列に配置されてなるマスタ
    ースライスに信号線及び電源線を配線して形成される集
    積回路において、前記マスタースライスには束線配線用
    の導体線分が形成されている事を特徴とする集積回路。
JP11131387A 1987-05-06 1987-05-06 集積回路 Pending JPS63275138A (ja)

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