JPS63241952A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63241952A JPS63241952A JP7660387A JP7660387A JPS63241952A JP S63241952 A JPS63241952 A JP S63241952A JP 7660387 A JP7660387 A JP 7660387A JP 7660387 A JP7660387 A JP 7660387A JP S63241952 A JPS63241952 A JP S63241952A
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- JP
- Japan
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- cell
- cells
- power supply
- power
- wiring
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、スタンダードセル方式で形成される半導体
装置に関するもので、特に電源線の接続に係わるもので
ある。
装置に関するもので、特に電源線の接続に係わるもので
ある。
(従来の技術)
従来、この種の半導体装置における電源線の接続は、例
えば第2図に示すようにして行なっている。第2図にお
いて、ill 、 112 、113はそれぞれli数
のセルから成るセル列、121.122は配線領域、1
3.13.・・・は上記各セル列111 、112 。
えば第2図に示すようにして行なっている。第2図にお
いて、ill 、 112 、113はそれぞれli数
のセルから成るセル列、121.122は配線領域、1
3.13.・・・は上記各セル列111 、112 。
113を構成する一般のセルで、このセル13.13間
にはNrA線接続用の@源セル14.14.・・・が段
けられている。そして、上記配線領域121 、122
に上記電源セル14.14.・・・を介して電源線(V
o o 。
にはNrA線接続用の@源セル14.14.・・・が段
けられている。そして、上記配線領域121 、122
に上記電源セル14.14.・・・を介して電源線(V
o o 。
Vs s ) 15.16が配線される。
ところで、上記電源セル14.14.・・・は、各セル
13、13.・・・の配置の段階で任意の場所に配置さ
れ、その後上記電源線15.16の配置が決定されて配
線される。
13、13.・・・の配置の段階で任意の場所に配置さ
れ、その後上記電源線15.16の配置が決定されて配
線される。
しかし、このような構成では、電源セル14.14゜・
・・が任意の場所に配置されるため、電源線45.16
は曲りくねった形となる。上記電源線15.16は一般
の信号配線に比べて幅が広く、この太い電源線15、1
6が曲りくねっているということは配線領域121 、
122の占有率が高く、一般の信号配線の配線効率を著
しく低下させることになる。このため、高集積化が困難
である。
・・が任意の場所に配置されるため、電源線45.16
は曲りくねった形となる。上記電源線15.16は一般
の信号配線に比べて幅が広く、この太い電源線15、1
6が曲りくねっているということは配線領域121 、
122の占有率が高く、一般の信号配線の配線効率を著
しく低下させることになる。このため、高集積化が困難
である。
(発明が解決しようとする問題点)
上述したように従来のスタンダードセル方式の半導体装
置は、曲りくねった電源線の存在により高集積化が困難
な欠点がある。
置は、曲りくねった電源線の存在により高集積化が困難
な欠点がある。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高集積化が図れるスタンダー
ドセル方式の半導体装置を提供することである。
その目的とするところは、高集積化が図れるスタンダー
ドセル方式の半導体装置を提供することである。
[発明の構成]
(問題点を解決するための手段と作用)すなわち、この
発明においては、上記の目的を達成するために、電源セ
ルを直線的に配置して電源線を直線的に接続可能とする
ために、セルとセルとの間に電源セルをシフトする位置
合せセルを設けている。
発明においては、上記の目的を達成するために、電源セ
ルを直線的に配置して電源線を直線的に接続可能とする
ために、セルとセルとの間に電源セルをシフトする位置
合せセルを設けている。
このように構成することにより、電源線を直線的に配線
できるので、電源線の配線領域に対する占有率を低くし
て配線効率を高めることができ、高集積化が図れる。
できるので、電源線の配線領域に対する占有率を低くし
て配線効率を高めることができ、高集積化が図れる。
(実施例)
以下、この発明の一実施例について図面を参照して説明
する。第1図において、前記第2図と同一構成部分には
同じ符号を付しており、111゜112 、113はそ
れぞれ複数のセルから成るセル列、12、 、122は
配線領域、13.13.・・・は上記各セル列ii1
、112 、113を構成する一般のセルである。
する。第1図において、前記第2図と同一構成部分には
同じ符号を付しており、111゜112 、113はそ
れぞれ複数のセルから成るセル列、12、 、122は
配線領域、13.13.・・・は上記各セル列ii1
、112 、113を構成する一般のセルである。
このセル13.13間には電源線接続用の電源セル14
゜14、・・・、及びこれらの電源セル14.14.・
・・をシフトして電源セル14.14・・・を直線的に
配置するための位置合せセル17.17.・・・が設け
られる。そして、上記配線領域12. 、122に上記
電源セル14.14゜・・・を介して直線的に電源線1
5.16が配線される。
゜14、・・・、及びこれらの電源セル14.14.・
・・をシフトして電源セル14.14・・・を直線的に
配置するための位置合せセル17.17.・・・が設け
られる。そして、上記配線領域12. 、122に上記
電源セル14.14゜・・・を介して直線的に電源線1
5.16が配線される。
上記位置合せセル17.17.・・・は、単に一対の電
源線が横方向(電源線15.16と直行する方向)に形
成された構成となっており、電源セル14.14゜・・
・に接続された電源線15.16から供給されたN課電
圧を各セル13に供給するようになっている。また、こ
れらの位置合せセル17.17.・・・は、電源セル1
4をシフトする量に合せて例えばセル列111では1個
、セル列113では3個配置されており、位置合せセル
17の数で電源セル14のシフト量を制卸している。
源線が横方向(電源線15.16と直行する方向)に形
成された構成となっており、電源セル14.14゜・・
・に接続された電源線15.16から供給されたN課電
圧を各セル13に供給するようになっている。また、こ
れらの位置合せセル17.17.・・・は、電源セル1
4をシフトする量に合せて例えばセル列111では1個
、セル列113では3個配置されており、位置合せセル
17の数で電源セル14のシフト量を制卸している。
このような構成によれば、電源線15.16を直線的に
形成できるので、これらの電源線15.16の配線@域
121 、122に対する占有率を低くでき、且つ一般
のセル13の配線の自由度も高められるので高集積化が
図れる。上記位置合せセル17.17.・・・の挿入に
よりチップ全体に対する素子領域の占める割合いは大き
くなるが、一般の信号線における配線の障害がなくなっ
て配線効率を向上できるので、結果としてはチップサイ
ズを縮小できる。
形成できるので、これらの電源線15.16の配線@域
121 、122に対する占有率を低くでき、且つ一般
のセル13の配線の自由度も高められるので高集積化が
図れる。上記位置合せセル17.17.・・・の挿入に
よりチップ全体に対する素子領域の占める割合いは大き
くなるが、一般の信号線における配線の障害がなくなっ
て配線効率を向上できるので、結果としてはチップサイ
ズを縮小できる。
なお、上記実施例では位置合せセル17.17.・・・
をセル13と電源セル14との間に設けたが、セル13
とセル13との間に設けても良いのは勿論である。
をセル13と電源セル14との間に設けたが、セル13
とセル13との間に設けても良いのは勿論である。
[発明の効果]
以上説明したようにこの発明によれば、高集積化が図れ
るスタンダードセル方式の半導体装置が得られる。
るスタンダードセル方式の半導体装置が得られる。
第1図はこの発明の一実施例に係わる半導体装置につい
て説明するための図、第2図は従来の半導体装置につい
て説明するための図である。 111 、112 、113・・・セル列、121 、
122・・・配線領域、13.13.・・・ ・・・セ
ル、14.14.・・・ ・・・電源セル、15.16
・・・電源線、17.17.・・・ ・・・位置合せセ
ル。
て説明するための図、第2図は従来の半導体装置につい
て説明するための図である。 111 、112 、113・・・セル列、121 、
122・・・配線領域、13.13.・・・ ・・・セ
ル、14.14.・・・ ・・・電源セル、15.16
・・・電源線、17.17.・・・ ・・・位置合せセ
ル。
Claims (1)
- スタンダードセル方式で形成される半導体装置において
、複数の素子領域間の電源線を接続する電源セルの位置
をシフトして電源線を直線的に配線するための位置合せ
セルを設けたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076603A JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62076603A JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63241952A true JPS63241952A (ja) | 1988-10-07 |
JP2633558B2 JP2633558B2 (ja) | 1997-07-23 |
Family
ID=13609903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62076603A Expired - Lifetime JP2633558B2 (ja) | 1987-03-30 | 1987-03-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2633558B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
JPS6074455A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | マスタスライス集積回路 |
JPS6074548A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-03-30 JP JP62076603A patent/JP2633558B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57190343A (en) * | 1981-05-20 | 1982-11-22 | Hitachi Ltd | Semiconductor integrated circuit |
JPS6074455A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | マスタスライス集積回路 |
JPS6074548A (ja) * | 1983-09-30 | 1985-04-26 | Toshiba Corp | 半導体集積回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2633558B2 (ja) | 1997-07-23 |
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