JPH0494556A - 集積回路のセルレイアウト方法 - Google Patents

集積回路のセルレイアウト方法

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JPH0494556A
JPH0494556A JP2213157A JP21315790A JPH0494556A JP H0494556 A JPH0494556 A JP H0494556A JP 2213157 A JP2213157 A JP 2213157A JP 21315790 A JP21315790 A JP 21315790A JP H0494556 A JPH0494556 A JP H0494556A
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cells
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えば集積回路の機能ブロックのレイアウ
トに係わり、特に、レイアウトの基本単位であるセルと
それらの配置、配線に関する。
(従来の技術) 近時、CA D (computer−aided d
esign )を使用して、インバータ回路やAND回
路、OR回路等の基本となるセルを組合わせて機能ブロ
ックを構成スるポリセルレイアウト方式が開発されてい
る。
第7図はポリセルレイアウト方式を示すものである。こ
の方式では、基板11上に複数のセル12a、12b・
・・が、X方向に配列されてセル列13aが構成される
。各セル12a、12b−9,には、電源線12□と、
接地線12□および信号端子12.が予め設けられてお
り、セル12a112bを配列すると、これら電源線1
2.と、接地線12□が図面上で、自動的に接続される
ようになっている。同様にして、基板11上には、セル
列13aにX方向に所定間隔離間して、セル列13b、
13cが配置されている。基板11のセル列13aと1
3bの相互間は、第1の配線領域14aとされ、セル列
13bと13cの相互間は第2の配線領域14bとされ
ている。
第8図は、各セル12の相互接続、およびセル列13a
、13b、13cの相互接続を示すものである。これら
の接続は、前記第1、第2の配線領域14a、14bを
介して行われる。すなわち、第1、第2の配線領域14
a、14bには、点線で示す第1の金属配線層15が設
けられ、これら第1の金属配線層15は、スルーホール
16を介して実線で示す第2の金属配線層17に接続さ
れる。これら第2の金属配線層17は、各セル12に設
けられた信号端子123に接続されている。
また、セル列13a、13b、13cの各電源線121
と接地線122は、基板11の周辺領域で接続されるよ
うになっている。
第9図は、上記方式に使用されるセル12の構成例を示
すものであり、第7図、第8図と同一部分には同一符号
を付す。
このセル12は、電源線121と接地線12□の位置が
定められているため、信号端子12.は、電源線12□
と接地線122に沿って配設されている。同図において
、91は拡散層、92はポリシリコン、93は埋込みコ
ンタクト、94はデプレッションタイプトランジスタ用
のイオン注入箇所を示している。
(発明が解決しようとする課題) ところで、上記のように幅の広いセルと狭いセルを混合
して配設した場合、セル列間の配線領域に無駄なスペー
スが生るものである。
また、各セルに予め電源線、接地線が設けられ、これら
電源線、接地線を接続する必要があるため、セルの配置
方向が制約され、セル相互を最短距離によって配線する
ことが困難なものであった。
さらに、電源線、接地線の幅は、本来は、そのセルの消
費電流分の幅でよい。すなわち、第7図、第8図に示す
セル列13aの場合、セル12a側から電流を供給する
場合、セル12eの電源線、接地線の幅は、セル12a
に比べて細くても良い。
しかし、従来の方式では、各セルの電源線および接地線
は1セル列全体の電流を供給できるだけの幅とされてい
る。このため、電源線および接地線の占める面積が大き
くなるものであった。
この発明は、上記従来の集積回路のセルレイアウト方式
が有する課題を解決するものであり、その目的とすると
ころは、セル内あるいはセル相互間の無駄なスペースを
減少することができ、さらに、電源線の幅を必要な幅に
設定することが可[発明の構成] (課題を解決するための手段) この発明は、上記課題を解決するため、所定の回路機能
を有する基本セルを複数個配設して機能ブロックを構成
するセルレイアウト方式において、信号端子および電源
端子を有する基本セルを任意の方向に回転し、前記信号
端子および電源端子を接続すべき他の基本セルの信号端
子および電源端子と最短の距離となるように配設し、こ
の後、前記信号端子相互間および電源端子相互間を複数
の配線層によって接続している。
また、前記各基本セル同志は接して配設されている。
さらに、前記電源端子相互間を接続する配線は、て電流
量に応じて細くされている。
また、所定の機能を有する集積回路によって構成され、
これら集積回路を複数配設して所要の機能ブロックを構
成するための基本のセル構造において、前記集積回路に
は、信号を人出力するための信号端子が設けられ、電源
は、電源を供給するための電源端子のみを有している。
(作 用) すなわち、この発明は、信号端子および電源端子を有す
る基本セルを任意の方向に回転して、信号端子および電
源端子を接続すべき他の基本セルの信号端子および電源
端子と最短の距離となるように配設している。したがっ
て、従来のように電源線の位置を揃えて各基本セルを配
設する必要がないため、形状の異なる基本セルを所要の
方向に配置でき、無駄なスペースを削減することができ
るものである。
しかも、各基本セル同志を接して配設することにより、
−層無駄なスペースを削減することができる。
さらに、各基本セル上に配設される複数の配線層によっ
て、信号端子相互間および電源端子相互間を接続してい
るため、従来の配線領域が不要であり、無駄なスペース
を削減することができる。
また、基本セルを配設した後、電源端子相互間を配線層
によって接続しているため、この配線層を電流量に応じ
て細くすることかできる。
さらに、基本セルが設けられた集積回路には、基本セル
に対して信号を入出力するための信号端子と、電源を供
給するための電源端子のみを有し、電源配線を具備しな
いため、基本セル自体を縮小することができるものであ
る。
(実施例) 以下、この発明の一実施例について図面を参照して説明
する。
第1図は、この発明のセル配列を示すものである。この
セル配列は、第7図、第8図に示すセルと同様の形状の
セルを配列したものであり、同一形状のセルには、同一
符号を付す。
第1図において、第7図、第8図に示すセル列13aに
ついては、各セルの位置および配列方向が同一である。
これに対して、セル列13bを構成するセル12f〜1
2jは、セル列13aを構成するセル12’a〜12e
にそれぞれ接して配設されている。しかも、セル12g
はセル12a1セル12b1セル12cの相互間に配設
され、セル12iはセル12c1セル12d1セル12
eの相互間に配設されている。さらに、セル12f1セ
ル12hは、第7図、第8図に示す場合に対して、時計
方向に90″回転された状態で配設されている。
同様にセル列13cは、セル列13bに接して配設され
ている。し″かも、セル1211はセル12f、12g
、セル12mの相互間に配設され、さらに、セル12m
は時計方向に90″回転されている。また、セル12o
は反時計方向に90゜回転された状態でセル12i、1
2jに接して配設されている。
第2図は、第1図に示すセルアレイに配線を施した状態
を示すものである。各セル12a〜12oの上には、図
示せぬ絶縁層を介在して、点線で示す第1の金属配線層
21が設けられる。この第1の金属配線層21は、セル
12a〜12゜に設けられた目印で示す信号端子123
、あるいはX印で示す接地端子124、または目印とX
印を組合わせた記号で示す電源端子125に適宜接続さ
れる。さらに、この第1の金属配線層21は、O印で示
すスルーホール22を介して、実線で示す第2の金属配
線層23に接続される。これら第2の金属配線層23は
、各セル12に設けられた信号端子123等に接続され
ている。すなわち、信号端子123、接地端子124、
および電源端子125は、それぞれ第1の金属配線層2
1と第2の金属配線層23を接続可能としている。
第3図は、上記実施例に使用したセルの一例を示すもの
である。このセルは、第9図に示したセルから電源線1
21と、接地線12□を除去し、一部を変更したもので
あり、電源線用コンタクトホール31、接地線用コンタ
クトホール32が設けられている。信号端子12.や電
源線用コンタクトホール31、接地線用コンタクトポー
ル32の位置等は、適宜変えることが可能である。
上記実施例によれば、セル列13a、13b。
13cをそれぞれ接して配設している。したがって、従
来に比べて配線領域を減少することが可能である。しか
も、従来のように、セルの配列が電源線および接地線に
よって規定されることがなく、任意の方向にセルを回転
して配設することが可能である。したがって、機能ブロ
ックの面積を削減することができる。
機能ブロックの構成にもよるが、第1図、第2図に示す
構成の場合、第7図、第8図に示す構成に比べて、面積
を約30%縮小することができた。
したがって、ウェーハから30%多く、機能ブロックを
取出すことができ、歩留まりが向上するとともに、実質
的には30%以上のコストダウンを図ることができる。
また、セル列13 a、 13 b、 13 cをそれ
ぞれ接して配設したり、セルを回転して配設することに
より、配線長を最短距離とすることができる。
トランジスタの動作速度は、配線の容量によって規定さ
れるため、配線長を短縮することにより、トランジスタ
の動作速度を高速化することができる。
上記実施例の場合、配線長を従来に比べて約20%短縮
することができる。したがって、動作速度を約20%高
速化することが可能である。
また、各セルは電源線および接地線を必要としないため
、セル自体の面積を縮小することができる。第3図にお
いては、第9図に示す構成から基本的には電源線および
接地線を除去しただけの構成としたが、セル自体をこの
発明に基づいて設計することにより、個々のセルの面積
を一層縮小することが可能である。
さらに、この実施例の場合、セルに予め電源線および接
地線が配設されておらず、電源線および接地線は、最短
距離を前提として、任意に配線することが可能とされて
いる。しかも、近時、CADの性能が向上し、配線の幅
を電流量に応じて変えることが可能とされている。した
がって、機能ブロックにおいて、電源線および接地線の
占める面積を従来に比べて大幅に減少することが可能で
ある。
次に、この発明の第2の実施例について説明する。第4
図は、第2の実施例を示すものであり、第1図、第2図
と同一部分には、同一符号を付す。
上記実施例においては、第1、第2の金属配線層を使用
したが、この実施例では、さらに、−点破線で示す第3
の金属配線層41を使用している。
このように第3の金属配線層41を使用することにより
、配線を全てセル列の上方で行うことができる。したが
って、−層面積を縮小することができる。
尚、上記両実施例においては、セルの形状を矩形とした
が、これに限定されるものではなく、第5図に示すごと
く、セル12p、12qの形状を略し字状や凸状とし、
これらのセル12p112Qを第6図に示すごとく配設
するようにしても、上記実施例と同様の効果を得ること
ができる。
その他、この発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
[発明の効果] 以上、詳述したようにこの発明によれば、セル内あるい
はセル相互間の無駄なスペースを減少することができ、
さらに、電源線の幅を必要な幅に
【図面の簡単な説明】
第1図はこの発明の第1の実施例を示す構成図、第2図
は第1図に配線を施した状態を示す構成図、第3図はこ
の発明に適用される基本セルの構成を示す回路図、第4
図はこの発明の第2の実施例を示す構成図、第5図はセ
ル形状の変形例を示す図、第6図は第5図に示すセルを
配列して機能ブロックを構成した状態を示す図、第7図
は従来のセルレイアウト方式を示す構成図、第8図は第
7図に配線を施した状態を示す構成図、第9図は従来の
基本セルの構成を示す回路図である。 11・・・基板、12a〜12q・・・基本セル、12
3・・・信号端子、124・・・接地端子、12、・・
・電源端子、21・・・第1の配線層、2・・・コンタ
ク トホール、 23・・・第2の配線層、 1・・・第3の配線層。

Claims (4)

    【特許請求の範囲】
  1. (1)所定の回路機能を有する基本セルを複数個配設し
    て機能ブロックを構成するセルレイアウト方式において
    、 信号端子および電源端子を有する基本セルを任意の方向
    に回転して、前記信号端子および電源端子を接続すべき
    他の基本セルの信号端子および電源端子と最短の距離と
    なるように配設し、この後、各基本セルの上方に配設さ
    れる複数の配線層によって、前記信号端子相互間および
    電源端子相互間を接続することを特徴とする集積回路の
    セルレイアウト方式。
  2. (2)前記各基本セル同志は接して配設されていること
    を特徴とする請求項1記載の集積回路のセルレイアウト
    方式。
  3. (3)前記電源端子相互間を接続する配線は、電流量に
    応じて細くされていることを特徴とする請求項1記載の
    集積回路のセルレイアウト方式。
  4. (4)所定の機能を有する集積回路によって構成され、
    これら集積回路を複数配設して所要の機能ブロックを構
    成するための基本のセル構造において、 前記集積回路には、信号を入出力するための信号端子が
    設けられ、電源は、電源を供給するための電源端子のみ
    を有することを特徴とするセル構造。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05121547A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体集積回路の配線処理方法
JP3224885B2 (ja) * 1993-01-14 2001-11-05 三菱電機株式会社 集積回路装置及びその設計方法
JP3150020B2 (ja) * 1993-09-03 2001-03-26 日本電気アイシーマイコンシステム株式会社 半導体集積回路
JPH07106531A (ja) * 1993-10-06 1995-04-21 Nec Corp ゲートアレー構成半導体装置
US5543640A (en) * 1994-03-15 1996-08-06 National Semiconductor Corporation Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
US5798541A (en) * 1994-12-02 1998-08-25 Intel Corporation Standard semiconductor cell with contoured cell boundary to increase device density
US5768146A (en) * 1995-03-28 1998-06-16 Intel Corporation Method of cell contouring to increase device density
JP3434397B2 (ja) * 1995-09-06 2003-08-04 三菱電機株式会社 半導体記憶装置
US6710405B2 (en) 2001-01-17 2004-03-23 Ixys Corporation Non-uniform power semiconductor device
JP4572795B2 (ja) * 2005-02-10 2010-11-04 サンケン電気株式会社 絶縁ゲート型バイポーラトランジスタ
JP4179292B2 (ja) * 2005-02-21 2008-11-12 サンケン電気株式会社 半導体装置
KR101296703B1 (ko) 2006-08-14 2013-08-20 익시스 코포레이션 비디오 및 콘텐트로 제어된 백라이트
US9984191B2 (en) 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63301544A (ja) * 1987-05-30 1988-12-08 Toshiba Corp スタンダ−ドセル方式の半導体集積回路
JPH02148753A (ja) * 1988-11-29 1990-06-07 Nec Corp 半導体集積回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5095356A (en) * 1977-05-31 1992-03-10 Fujitsu Limited Cellular integrated circuit and hierarchical method
JPS61229341A (ja) * 1985-04-03 1986-10-13 Nec Corp 半導体集積回路
JPS62291136A (ja) * 1986-06-11 1987-12-17 Nec Corp 集積回路の配線方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63301544A (ja) * 1987-05-30 1988-12-08 Toshiba Corp スタンダ−ドセル方式の半導体集積回路
JPH02148753A (ja) * 1988-11-29 1990-06-07 Nec Corp 半導体集積回路

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Publication number Publication date
JP2675659B2 (ja) 1997-11-12
US5229629A (en) 1993-07-20

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