JP3224885B2 - 集積回路装置及びその設計方法 - Google Patents

集積回路装置及びその設計方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は演算機能を有する回路
を実現する集積回路装置に関し、特にゲートアレイ設計
方式により得られる集積回路装置及びその設計方法に関
する。
【０００２】
【従来の技術】近年電子回路装置の進展は急速であり、
性能・機能の高い装置を短期に開発する要求はますます
加速されている。このような電子回路装置の短期開発の
鍵となる集積回路装置も、短期間で高性能・高機能なも
のを開発する必要がある。集積回路装置のうち、演算回
路・レジスタ回路・ロジック回路等の各種機能回路の組
合せにより高機能の演算を実現する回路（以下「ビット
スライス回路」と記す）の開発に際しては、動作速度等
高性能化の観点からカスタム設計あるいはセルベース設
計方式による実現が行われていた。
【０００３】
【発明が解決しようとする課題】しかし、高性能・高機
能なビットスライス回路に対しても、最近更なる開発期
間短縮の要求が出てきた。カスタム設計あるいはセルベ
ース設計方式によっては、かかる期間短縮の要求に応え
ることは容易ではない。
【０００４】この発明は上記の課題を解決するためにな
されたものであり、ビットスライス回路の集積度、動作
速度、速度均一性を損なうことなく、その開発期間を短
縮しうるビットスライス回路及びその設計方法を提供す
ることを目的とする。
【０００５】
【課題を解決するための手段】この発明にかかる集積回
路装置は、複数のビットスライスセルを備える。そして
ビットスライスセルの各々は、所定の機能を実現するた
めの機能回路を少なくとも一つ有する。そして機能回路
はその属するビットスライスセルの各々において、少な
くとも一つの行に並んで配置され、互いに配線される。
ビットスライスセルの少なくとも一つにおいて、機能回
路は複数の行に並んで配置されることができる。
【０００６】望ましくは、ビットスライスセルの各々に
おいて、機能回路は一つの行に並んで配置される。
【０００７】更に望ましくは、同種の機能を実現する機
能回路が機能回路ブロックを形成し、機能回路ブロック
毎に、機能回路が一つの列に並んで配置される。
【０００８】ビットスライスで用いるクロック信号にそ
れぞれ必要なクロックドライバを更に備え、ビットスラ
イスセルが配置される第１の領域と、第１の領域以外の
第２の領域と、に区分され、第２の領域にクロックドラ
イバを配置することができる。
【０００９】あるいは望ましくは、集積回路装置はビッ
トスライスセルが配置される第１の領域と、第１の領域
とは異なる第２の領域と、に区分される。そして接続配
線と、接続配線によって機能回路と接続され、接続配線
の総長が最短となるように第２の領域に配置された記憶
回路と、を更に備える。
【００１０】この発明にかかる集積回路装置の設計方法
の第１の態様は、（ａ）所定の処理を行う集積回路につ
いての論理設計を行って、論理設計回路を求める工程
と、（ｂ）論理設計回路を所定の処理の処理単位毎に分
割し、各々が所定の機能を実現するための機能回路を少
なくとも一つ有する、複数のビットスライスセルを求め
る工程と、（ｃ）所定の領域を特定する工程と、（ｄ）
所定の領域において、ビットスライスセルを概並行に配
置する工程と、（ｅ）機能回路の間の配線を決定する工
程と、を備える。
【００１１】この発明にかかる集積回路装置の設計方法
の第２の態様は、（ａ）所定の処理を行う集積回路につ
いての論理設計を行って、論理設計回路を求める工程
と、（ｂ）論理設計回路を分割し、各々が同種の機能を
実現するための機能回路を少なくとも一つ有する、複数
の機能回路ブロックを求める工程と、（ｃ）所定の領域
を特定する工程と、（ｄ）所定の領域を、所定の処理の
処理単位に分割してビット領域を求める工程と、（ｅ）
ビット領域の複数に跨がって機能回路ブロックを配置す
る工程と、（ｆ）機能回路の間の配線を決定する工程
と、を備える。
【００１２】望ましくは、工程（ｂ）は、（ｂ−１）機
能回路ブロックを所定の処理の処理単位に分割する工程
を備える。そして工程（ｅ）は、（ｅ−１）処理単位に
従って、ビット領域の各々に機能回路を配置する工程を
備える。
【００１３】この発明にかかる集積回路装置の設計方法
の第３の態様は、（ａ）所定の処理を行う集積回路につ
いての論理設計を行って、論理設計回路を求める工程
と、（ｂ）論理設計回路を分割し、各々が所定の機能を
実現するための機能回路に分割する工程と、（ｃ）所定
の領域を特定する工程と、（ｄ）所定の領域を、所定の
処理の処理単位に分割してビット領域を求める工程と、
（ｅ）ビット領域に機能回路を配置する工程と、（ｆ）
機能回路の間の配線を決定する工程と、を備える。
【００１４】この発明にかかる集積回路装置の設計方法
の第４の態様は、（ａ）所定の範囲を特定する工程と、
（ｂ）所定の範囲の縁において接続端子を配置する工程
と、（ｃ）所定の範囲において、各々が所定の機能を実
現するための機能回路を少なくとも一つ有する、複数の
ビットスライスセルを概並行に配置する工程と、（ｄ）
ビットスライスセルの各々において、機能回路を配置す
る工程と、（ｅ）機能回路の間の配線を決定する工程
と、を備える。
【００１５】
【作用】この発明にかかる集積回路装置において、ビッ
トスライスセルの各々において処理に供されるデータが
伝搬する。
【００１６】また、この発明にかかる集積回路の設計方
法においては、データが処理単位毎に伝搬する伝搬経路
が概平行に配置される。
【００１７】
【実施例】Ａ．基本的思想：各実施例の説明に先立ち、
予めこの発明の基本的な思想について説明する。ビット
スライス回路の早期開発実現のためには、ゲートアレイ
設計方式による実現が考えられる。しかしその際、ビッ
トスライス回路を構成する各論理回路は集積回路装置上
に分散されるように配置され、その結果大きな負荷容量
が付加される配線が実現されてしまうことがある。即ち
単にゲートアレイ設計方式を適用するだけでは、集積度
向上・動作速度向上・速度均一化等の高性能化を常に実
現するのが困難な場合がある。
【００１８】図４１は、従来のゲートアレイ設計方式を
適用してビットスライス回路を開発する際の開発フロー
を例示する。従来のゲートアレイ設計方式を単にビット
スライス回路の開発に適用すれば、論理設計（ステップ
Ｓ７１）の終了後、直ちに配置配線の工程（ステップＳ
７２）が行われる。そして初期の仕様で指定された性能
が満たされるまで配置配線の工程が繰り返して行われ
る。このようなフローでは、初期の回路仕様が満たされ
るまで配置配線が繰り返されるために開発期間が長期化
してしまう。
【００１９】図４２は、図４１の開発フローによって得
られるビットスライス回路を例示する。集積回路装置１
の内部にビットスライス回路６が配置されており、ビッ
トスライス回路６は演算回路２ａ〜２ｃ、レジスタ回路
３ａ〜３ｃ，４ａ〜４ｃ、ロジック回路５ａ〜５ｃを備
えている。これら各種の機能回路は、それぞれ機能回路
ブロック７ａ，７ｂ，７ｃ，７ｄに属している。
【００２０】ビットスライス回路６において演算に供さ
れるデータの伝搬経路は、３ａ−２ａ−５ａ−４ａ、３
ｂ−２ｂ−５ｂ−４ｂ、３ｃ−２ｃ−５ｃ−４ｃの３種
あり、これらはそれぞれ演算の各ビットに対応する。図
４２ではビットスライス回路６は３ビット分の伝搬経路
を有していることになり、３ビットのビットスライス回
路である（同様にデータの伝搬経路がｎ系統ある回路構
成の場合には、ｎビットのビットスライス回路というこ
とになる。）。
【００２１】ビットスライス回路６に入力したデータの
うちの一つのビット（ビットスライス回路における処理
の単位）は、レジスタ回路３ａで保持され、図示しない
クロック信号により演算回路２ａに転送される。そこで
演算を施されたデータは、次にレジスタ４ａに保持さ
れ、クロック信号によりロジック回路５ａに転送され
る。ここでデータは論理処理され、ビットスライス回路
６から出力される。ビットスライス回路６に入力したデ
ータのうちの他のビットは、上述の伝搬経路に沿って、
同様の処理を受けてビットスライス回路６から出力され
る。
【００２２】従来のゲートアレイ設計方式を単に適用し
て得られるビットスライス回路６は以上のように構成さ
れ、ビットスライス回路６を構成する各機能回路は集積
回路装置１上で分散されるように配置される場合があ
る。この結果それらの機能回路間の配線長は増大し、集
積度の低下や遅延時間の増大をもたらすおそれがある。
【００２３】図４３は、ビットスライス回路６とその制
御信号を保持する記憶回路８が混載されるコア回路１０
を得るのに、従来のゲートアレイ設計方式を単に適用し
た場合の集積回路装置１を例示する。ビットスライス回
路６の入力端子１１ａ〜１１ｉはそれぞれ記憶回路８の
出力端子８ａ〜８ｉに接続され、記憶回路８に保持され
た制御信号を入力する。ビットスライス回路６内部での
演算の実行は、この制御信号によって制御される。コア
回路１０においても、記憶回路８とビットスライス回路
６は分散されるように配置される場合があり、入力端子
１１ａ〜１１ｉと出力端子８ａ〜８ｉとを接続する配線
長は増大し、集積度の低下や遅延時間の増大をもたらす
おそれがある。
【００２４】よって、ビットスライス回路の開発を短期
に行うためにゲートアレイ設計方式を適用しつつ、集積
度や遅延時間を劣化させないことが必要となる。このた
め、この発明における配置配線は、機能回路の配置され
る位置を考慮して決定される。
【００２５】つまりビットスライス回路を構成する機能
回路は、機能回路を伝搬経路毎（即ち処理単位毎）にま
とめたビットスライスセルを単位として配置され、ビッ
トスライスセルの内部で集積度や速度の最適化を図った
うえで、ビットスライス回路を構成することを基本的思
想とするものである。
【００２６】Ｂ．ビットスライス回路の構成に関する実
施例： （Ｂ−１）第１実施例：図１はこの発明の第１実施例に
かかるビットスライス回路を示すブロック図である。各
機能回路は伝搬経路ごとに一つの行に沿って配置され、
ビットスライスセルを構成している。例えば、レジスタ
回路３ａ、演算回路２ａ、レジスタ回路４ａ、ロジック
回路５ａは、これらをこの順に結ぶ伝搬経路に対応する
ビットスライスセル１２ａを構成している。同様にし
て、演算回路２ｂ、レジスタ回路３ｂ，４ｂ、ロジック
回路５ｂはビットスライスセル１２ｂを、演算回路２
ｃ、レジスタ回路３ｃ，４ｃ、ロジック回路５ｃはビッ
トスライスセル１２ｃを、それぞれ構成している。ビッ
トスライスセル１２ａ〜１２ｃは一つの方向に並んで配
置されている。
【００２７】図１ではビットスライスセルを３ビット分
しか記載していないが、所望とする機能を達成するため
に、更に多くのビットスライスセルを備える構成に拡張
することが可能である。
【００２８】このようにして、ビットスライス回路をビ
ットスライスセルを単位として構成し、各ビットスライ
スセル毎に機能回路を並べて集積度を向上させ、動作速
度を均一化させることができる。よって、配置配線を実
施することによりビットスライス回路全体でも集積度を
向上させ、動作速度を均一化させることができる。よっ
てゲートアレイ設計方式を適用して開発しても、これら
の性能を損なうことなく、短期にビットスライス回路を
開発することが可能となる。
【００２９】なお、機能回路ブロックの構造上、機能回
路をどのビットの演算に供させるか、即ちどのビットス
ライスセルへ配置するかを特定できない場合がある。こ
のような場合に該当する機能回路をも、ビットスライス
セルを単位としてビットスライス回路を構成した後でい
ずれかのビットスライスセルへ配置することで、この実
施例を適用することができる。
【００３０】（Ｂ−２）第２実施例：図２はこの発明の
第２実施例にかかるビットスライス回路を示すブロック
図である。第１実施例と同様にして各機能回路は伝搬経
路ごとに一つの行に沿って配置され、ビットスライスセ
ル１２ａ〜１２ｃを構成している。各ビットスライスセ
ル１２ａ〜１２ｃ内部の機能回路の配置配線位置は、こ
れらのビットスライスセルに跨がって統一されている。
【００３１】例えば、機能回路ブロック７ａは、演算処
理という同種の機能を有する演算回路２ａ〜２ｃから構
成されるが、ビットスライスセル１２ａ〜１２ｃにほぼ
直交して配置されている。このため、異なるビットスラ
イスセルに跨る演算回路２ａ〜２ｃ間の配線は概ね一直
線状となる。同様にして、データ保持という同種の機能
を有するレジスタ回路３ａ〜３ｃから構成される機能回
路ブロック７ｂ、レジスタ回路４ａ〜４ｃから構成され
る機能回路ブロック７ｃ、データの論理処理という同種
の機能を有するロジック回路５ａ〜５ｃから構成される
機能回路ブロック７ｄも、ビットスライスセル１２ａ〜
１２ｃにほぼ直交して配置されている。
【００３２】このように、ビットスライスセル間で機能
回路の配置配線位置の均一化を図って構成されたビット
スライス回路では、同種の機能を有する機能回路間の配
線、即ち機能回路ブロック毎の配線がほぼ直線状となっ
て簡略化され、機能回路ブロックの集積度を向上させる
ことができる。よってビットスライス回路の集積度も向
上させることができる。
【００３３】（Ｂ−３）第３実施例：図３は、この発明
の第３実施例を示すブロック図である。ビットスライス
回路６の動作に必要とされるクロック信号に用いるクロ
ックドライバ１４ａ〜１４ｅが、ビットスライス回路６
の外の周辺に設けられる。
【００３４】このようにクロックドライバ１４ａ〜１４
ｅをビットスライス回路６の外に設けることにより、ビ
ットスライス回路６の内部領域の集積度は向上する。ビ
ットスライス回路６の外の周辺であるならば、破線で示
すようにクロックドライバ１４ａ〜１４ｅをビットスラ
イス回路６の下側に設けることもできる。
【００３５】図４に示すように、ビットスライスセル１
２ａ〜１２ｄで用いるクロック信号にそれぞれ必要なク
ロックドライバ１５ａ〜１５ｄにこの実施例を適用する
ことができる。この場合には、各ビットスライスセル内
部の集積度が向上する。
【００３６】図５に示すように、機能回路ブロック７ａ
〜７ｄで用いるクロック信号にそれぞれ必要なクロック
ドライバ１３ａ〜１３ｄにこの実施例を適用することが
できる。この場合には、各機能回路ブロック内部の集積
度が向上する。
【００３７】よって第３実施例によれば、ビットスライ
ス回路の集積度を向上させることができる。
【００３８】（Ｂ−４）第４実施例：第１乃至第２実施
例では、ビットスライス回路６において、横方向の一つ
の行にビットスライスセルを一つ配置した場合について
説明した。しかし、ビットスライスセルは、横方向２行
にわたってビットスライスセル１つを分割して配置する
こともできる。
【００３９】図６はこの発明の第４実施例にかかるビッ
トスライス回路のビットスライスセルを示す概念図であ
る。分割前のビットスライスセル１２は横方向の一つの
行に配置されている。これを適宜分割して半分のビット
スライスセル１２１，１２２とし、これらを縦方向に並
べて、２つの行に１ビット分のビットスライスセルを配
置することによって、ビットスライス回路領域の形状に
自由度をもたせることができる。
【００４０】このため、結果的にビットスライス回路６
の形状も自由度を持つことになる。よって、集積回路１
を設計する際に、ビットスライス回路６を配置すべき領
域以外に配置される回路との整合性がよくなり、回路の
冗長性が減少し、集積度を向上させることができる。
【００４１】（Ｂ−５）機能回路の駆動に供せられる駆
動配線の敷設について：第１乃至第４実施例ではビット
スライス回路６に設けられる機能回路２ａ〜２ｃ，３ａ
〜３ｃ，４ａ〜４ｃ，５ａ〜５ｃの駆動に必要な駆動配
線の敷設については、以下の態様を適用することができ
る。
【００４２】図７乃至図９は、駆動配線が機能回路の駆
動に必要な電力を供給する電源配線１６である場合の電
源配線の敷設の態様を示す概念図である。
【００４３】図７に示すように、電源配線１６はビット
スライス回路６を配置する領域の外の周辺にリング状に
敷設されることができる。このように構成することによ
り、ビットスライス回路６内部の集積度は向上し、かつ
安定した電力の供給が行われ、ビットスライス回路６の
安定な動作及びそれに伴う動作速度向上が達成される。
【００４４】ビットスライス回路６内の各機能回路に電
源を供給するに際しては、ビットスライス回路６内に電
源配線１６と接続された電源幹線を敷設することもでき
る。
【００４５】図８は、電源幹線１８ａ〜１８ｃをゲート
アレイのマスタで指定されている電源配線位置１９に合
わせて敷設した場合を、また図９は、電源幹線１８ａ〜
１８ｃをゲートアレイのマスタで指定されている電源配
線位置１９に合わせずに敷設した場合を、それぞれ示
す。このように、ビットスライス回路６内の機能回路の
駆動に必要な電力を供給する電源幹線１８ａ〜１８ｃ
を、ゲートアレイのマスタで指定されている電源配線位
置１９にかかわらずに敷設することにより、ビットスラ
イス回路６内部領域の集積度を損なわずに安定した電力
の供給を行うことができる。よって、ビットスライス回
路６の安定な動作及びそれに伴う動作速度向上を達成す
ることができる。
【００４６】図１０乃至図１２は、駆動配線が機能回路
の駆動に必要なクロックを供給するクロック配線１７で
ある場合のクロック配線の敷設の態様を示す概念図であ
る。
【００４７】図１０に示すように、クロック配線１７は
ビットスライス回路６を配置する領域の外の周辺にリン
グ状に敷設されることができる。このように構成するこ
とにより、ビットスライス回路６内部の集積度は向上
し、かつ安定したクロックの供給が行われ、ビットスラ
イス回路６の安定な動作及びそれに伴う動作速度向上が
達成される。
【００４８】ビットスライス回路６内の各機能回路にク
ロックを供給するに際しては、ビットスライス回路６内
にクロック配線１７と接続されたクロック幹線を敷設す
ることもできる。
【００４９】図１１は、クロック幹線２０ａ〜２０ｃを
ゲートアレイのマスタで指定されているクロック配線位
置２１に合わせて敷設した場合を、また図１２は、クロ
ック幹線２０ａ〜２０ｃを、ゲートアレイのマスタで指
定されているクロック配線位置２１に合わせずに敷設し
た場合を、それぞれ示す。このように、ビットスライス
回路６内の機能回路の駆動に必要なクロックを供給する
クロック幹線２０ａ〜２０ｃをゲートアレイのマスタで
指定されているクロック配線位置２１にかかわらずに敷
設することにより、ビットスライス回路６内部領域の集
積度を損なわずに安定したクロックの供給を行うことが
できる。よって、ビットスライス回路６の安定な動作及
びそれに伴う動作速度向上を達成することができる。
【００５０】（Ｂ−６）第５実施例：図１３乃至図１５
は、この発明の第５実施例であるコア回路１０の構成を
例示するブロック図である。コア回路１０は、記憶回路
たるＲＯＭ２８とビットスライス回路６とから構成され
ており、集積回路装置１内に設けられている。
【００５１】ビットスライス回路６が図２に示されるよ
うな構成をとり、配線を簡略化してビットスライス回路
６内部の高速化を図っても、これと接続されるＲＯＭ２
８との間の配線が長い場合には、その効果は減殺され
る。このため、第５実施例では、両者を接続する配線が
最も短くなるように、ＲＯＭ２８とビットスライス回路
６とを集積回路装置１において配置する。
【００５２】図１３において、ＲＯＭ２８は出力端子９
ａ〜９ｉからなる端子群９１を、ビットスライス回路６
は入力端子１１ａ〜１１ｉからなる端子群１１１を、そ
れぞれ備えている。出力端子９ａ〜９ｉと入力端子１１
ａ〜１１ｉとは、それぞれ互いに配線群３１によって接
続されている。
【００５３】ＲＯＭ２８とビットスライス回路６とは配
線群３１の備える配線の総長が最も短くなるように配置
される。このため、ビットスライス回路６の高速動作は
ＲＯＭ２８との接続によって著しく減殺されることはな
い。即ち遅延時間の短縮が可能となる。また、コア回路
１０の集積度を向上させることもできる。
【００５４】なお、ＲＯＭ２８は、ビットスライス回路
６の上部に並べて配置する場合を図示したが、配線群３
１の備える配線の総長が最短となるならば下部に並べて
配置することも可能である。
【００５５】特に、図１４に示されるように、ＲＯＭ２
８が出力端子９ａ〜９ｉの一つの方向への配列で構成さ
れた端子群９２を備え、ビットスライス回路６が入力端
子１１ａ〜１１ｉの一つの方向への配列で構成された端
子群１１２を備える場合には、端子群９２，１１２を互
いに向かい合わせる態様で配置する。これにより、両者
を接続する配線群３２の備える配線の総長をより一層短
くし、ビットスライス回路６における高速動作を効果的
に集積回路装置１の高速化に寄与させることができる。
【００５６】更に、図１５に示すように、互いに接続さ
れる入力端子及び出力端子が向かい合わせとなるように
ＲＯＭ２８とビットスライス回路６を配置すれば、両者
を接続する配線群３３の備える配線の総長は一層短くな
り、好ましい。
【００５７】記憶回路たるＲＯＭ２８に電力を供給する
電源配線の敷設についても、（Ｂ−５）で示された態様
を適用することができる。
【００５８】図１６乃至図１８は、ＲＯＭ２８に電力を
供給する電源配線２４の敷設の態様を示す概念図であ
る。
【００５９】図１６に示すように、電源配線２４はＲＯ
Ｍ２８を配置する領域の外の周辺にリング状に敷設され
ることができる。このように構成することにより、ＲＯ
Ｍ２８内部の集積度は向上し、かつ安定した電力の供給
が行われ、ＲＯＭ２８の安定な動作及びそれに伴う動作
速度向上が達成される。
【００６０】ＲＯＭ２８内の各機能回路に電源を供給す
るに際しては、ＲＯＭ２８内に電源配線２４と接続され
た電源幹線を敷設することもできる。
【００６１】図１７は、電源幹線２５ａ〜２５ｃを、ゲ
ートアレイのマスタで指定されている電源配線位置１９
に合わせて敷設した場合を、また図１８は、電源幹線２
５ａ〜２５ｃをゲートアレイのマスタで指定されている
電源配線位置１９に合わせずに敷設した場合を、それぞ
れ示す。このように、ＲＯＭ２８内の機能回路の駆動に
必要な電力を供給する電源幹線２５ａ〜２５ｃをゲート
アレイのマスタで指定されている電源配線位置１９にか
かわらずに敷設することにより、ＲＯＭ２８内部領域の
集積度を損なわずに安定した電力の供給を行うことがで
きる。よって、ＲＯＭ２８の安定な動作及びそれに伴う
動作速度向上を達成することができる。
【００６２】なお、記憶回路としてＲＯＭの代わりにＰ
ＬＡを用いる構成も可能である。
【００６３】図１９乃至図２１においては、記憶回路た
るＰＬＡ２９とビットスライス回路６とでコア回路１０
を構成している。
【００６４】図１９は図１３に対応しており、ＰＬＡ２
９は出力端子９ｊ〜９ｒからなる端子群９３を、ビット
スライス回路６は入力端子１１ａ〜１１ｉからなる端子
群１１１を、それぞれ備えている。出力端子９ｊ〜９ｒ
と入力端子１１ａ〜１１ｉとは、それぞれ互いに配線群
３１によって接続されている。
【００６５】ＰＬＡ２９とビットスライス回路６とは配
線群３１の備える配線の総長が最も短くなるように配置
される。このため、ビットスライス回路６の高速動作は
ＰＬＡ２９との接続によって著しく減殺されることはな
い。また、ＰＬＡ２９は、ビットスライス回路６の上部
に並べて配置する場合を図示したが、配線群３１の備え
る配線の総長が最短となるならば下部に並べて配置する
ことも可能である。
【００６６】特に、図２０に示されるように、ＰＬＡ２
９が出力端子９ｊ〜９ｒの一つの方向への配列で構成さ
れた端子群９４を備え、ビットスライス回路６が入力端
子１１ａ〜１１ｉの一つの方向への配列で構成された端
子群１１２を備える場合には、図１４と対応して端子群
９４，１１２を互いに向かい合わせる態様で配置する。
これにより、両者を接続する配線群３２の備える配線の
総長をより一層短くする。更に、図２１に示されるよう
に、互いに接続される入力端子及び出力端子が向かい合
わせとなるようにＰＬＡ２９とビットスライス回路６を
配置すれば、図１５を用いて説明したのと同様に、両者
を接続する配線群３３の備える配線の総長は一層短くな
り、好ましい。
【００６７】記憶回路たるＰＬＡ２９に電力を供給する
電源配線の敷設についても、（Ｂ−５）で示された態様
を適用することができる。
【００６８】図２２乃至図２４は、ＰＬＡ２９に電力を
供給する電源配線２６の敷設の態様を示す概念図であ
り、図７乃至図９、または図１６乃至図１８に対応して
いる。
【００６９】図２２に示すように、電源配線２６はＰＬ
Ａ２９を配置する領域の外の周辺にリング状に敷設され
ることができる。また、図２３及び図２４に示すよう
に、ＰＬＡ２９内に、電源配線２６と接続された電源幹
線２７ａ〜２７ｃを敷設することもできる。
【００７０】図２３は、電源幹線２７ａ〜２７ｃをゲー
トアレイのマスタで指定されている電源配線位置１９に
合わせて敷設した場合を、また図２４は、電源幹線２７
ａ〜２７ｃをゲートアレイのマスタで指定されている電
源配線位置１９に合わせずに敷設した場合を、それぞれ
示す。このように敷設することにより、ＰＬＡ２９内部
領域の集積度を損なわずに安定した電力の供給を行うこ
とができる。よって、ＰＬＡ２９の安定な動作及びそれ
に伴う動作速度向上を達成することができる。
【００７１】Ｃ．ビットスライス回路の設計方法に関す
る実施例：以下では、第１乃至第５実施例で説明された
ビットスライス回路をＣＡＤにおいて設計する方法につ
いて説明する。
【００７２】（Ｃ−１）第６実施例：図２５は、この発
明の第６実施例にかかるビットスライス回路の設計方法
を示すフローチャートである。また、図２６乃至図２７
は、第６実施例にかかるビットスライス回路の設計方法
を説明する概念図である。
【００７３】まずステップＳ１１により、所望の機能を
得るのにビットスライス回路に要求される論理の設計を
行う。次にステップＳ１２により、設計されたビットス
ライス回路全体をビットスライスセルへ分割する。図２
６は論理設計上でのビットスライス回路１００を示す。
論理設計上でのビットスライス回路１００は、ビットス
ライスセル１２ａ，１２ｂ，１２ｃに分割され、その各
々は、種々の機能回路を備えている。
【００７４】そしてステップＳ１３において、ビットス
ライス回路を構成すべき領域６０において、論理設計上
でのビットスライス回路１００をどのように配置するか
をビットスライスセルに関して決定する。図２７はビッ
トスライス回路を構成すべき領域６０において、ビット
スライスセル１２ａ，１２ｂ，１２ｃのそれぞれが固定
されるべき領域１２Ａ，１２Ｂ，１２Ｃを示す。
【００７５】この後、ステップＳ１４においてビットス
ライスセル１２ａ，１２ｂ，１２ｃのそれぞれにおいて
機能回路ブロックが配置され、また全体にわたって配線
位置が決定されることにより、図１乃至図２に示された
第１または第２実施例のビットスライス回路６を設計す
ることができる。即ち第６実施例では、ゲートアレイ設
計方式によって第１または第２実施例のビットスライス
回路を設計することができ、開発期間が短縮される。し
かもビットスライスセルを並べて配置し、ビットスライ
ス回路のビット毎に機能回路が配置されているので、集
積度、動作速度、速度均一性を損なうこともない。
【００７６】（Ｃ−２）第７実施例：図２８は、この発
明の第７実施例にかかるビットスライス回路の設計方法
を示すフローチャートである。また、図２９乃至図３０
は、第７実施例にかかるビットスライス回路の設計方法
を説明する概念図である。
【００７７】第６実施例と同様に、まずステップＳ２１
により、所望の機能を得るのにビットスライス回路に要
求される論理の設計を行う。次にステップＳ２２によ
り、最初のビットスライスセルの配置配線を決定する。
図２９はビットスライスセル１２ａの配置配線が終了し
た段階を示す概念図である。
【００７８】そしてステップＳ２３において、他のビッ
トスライスセルの配置配線を決定する。この際、ステッ
プＳ２２においてなされたビットスライスセル１２ａの
配置配線の情報を用いて、配置配線の決定がなされる。
図３０はビットスライスセル１２ｂの配置配線が決定さ
れた段階を示す概念図である。ビットスライスセル１２
ａにおける各種の機能回路３ａ，２ａ，４ａ，５ａの配
置に揃えて、機能回路３ｂ，２ｂ，４ｂ，５ｂが配置さ
れている。このようにして、その後ビットスライスセル
１２ｃについてもビットスライスセル１２ａにおける各
種の機能回路３ａ，２ａ，４ａ，５ａの配置に揃えて機
能回路３ｃ，２ｃ，４ｃ，５ｃを配置することができ
る。
【００７９】この後、ステップＳ２４によってビットス
ライス回路全体での配線を決定することにより、第２実
施例において示されたビットスライス回路６を設計する
ことができる。換言すると、第７実施例では、ゲートア
レイ設計方式によって第２実施例のビットスライス回路
を設計することができ、開発期間を短縮することができ
る。また、第６実施例と同様に、ビットスライス回路の
ビット毎に機能回路が配置されているので、集積度、動
作速度、速度均一性を損なうこともない。
【００８０】（Ｃ−３）第８実施例：図３１は、この発
明の第８実施例にかかるビットスライス回路の設計方法
を示すフローチャートである。また、図３２乃至図３４
は、第８実施例にかかるビットスライス回路の設計方法
を説明する概念図である。
【００８１】第６実施例と同様に、まずステップＳ３１
により、所望の機能を得るのにビットスライス回路に要
求される論理の設計を行う。図３２は論理設計上でのビ
ットスライス回路１００を示す。論理設計上でのビット
スライス回路１００は、機能回路ブロック７ａ，７ｂ，
７ｃ，７ｄに分割され、その各々は、同種の機能回路を
備えている。
【００８２】次にステップＳ３２により、ビットスライ
ス回路を構成すべき領域６０において、論理設計上での
ビットスライス回路１００をどのように配置するかをビ
ットスライスセルに関して決定する。図３３はビットス
ライス回路を構成すべき領域６０において、ビットスラ
イスセル１２ａ，１２ｂ，１２ｃのそれぞれが固定され
るべき領域１２Ａ，１２Ｂ，１２Ｃを示す。
【００８３】次にステップＳ３３により、ビットスライ
ス回路の配置配線を、機能回路ブロック毎に決定する。
図３４は、ビットスライス回路を構成すべき領域６０に
おいて、機能回路ブロック７ａ，７ｂ，７ｃ，７ｄのそ
れぞれが配置されるべき領域７Ａ，７Ｂ，７Ｃ，７Ｄを
示した概念図である。図３４においては、機能回路ブロ
ック７ｂが領域７Ｂに配置されたところを示している。
【００８４】この後、機能回路ブロック７ｂ，７ｃ，７
ｄが配置され、ステップＳ３４によってビットスライス
回路全体の配線が決定されて、ビットスライス回路６の
設計が終了する。
【００８５】第８実施例では、領域７Ａ，７Ｂ，７Ｃ，
７Ｄの形状によって、第１または第２実施例において示
されたビットスライス回路６をゲートアレイ設計方式に
よって得ることができ、第６実施例と同様の効果を得る
ことができる。
【００８６】（Ｃ−４）第９実施例：図３５は、この発
明の第９実施例にかかるビットスライス回路の設計方法
を示すフローチャートである。また、図３６乃至図３７
は、第９実施例にかかるビットスライス回路の設計方法
を説明する概念図である。
【００８７】第６実施例と同様に、まずステップＳ４１
により、所望の機能を得るのにビットスライス回路に要
求される論理の設計を行う。図３６は論理設計上でのビ
ットスライス回路１００を示す。論理設計上でのビット
スライス回路１００は、機能回路ブロック７ａ，７ｂ，
７ｃ，７ｄに分割され、その各々は、同種の機能回路を
備えている。次にステップＳ４２により、機能回路ブロ
ックを、その構成している各機能回路毎に分割する。こ
の分割は、ビットスライスセルに対応するものである。
図３６では、機能回路ブロック７ｂがレジスタ回路３
ａ，３ｂ，３ｃに分割されている状態を示している。
【００８８】次にステップＳ４３により、ビットスライ
ス回路を構成すべき領域６０において、論理設計上での
ビットスライス回路１００をどのように配置するかをビ
ットスライスセルに関して固定する。図３７はビットス
ライス回路を構成すべき領域６０において、ビットスラ
イスセル１２ａ，１２ｂ，１２ｃのそれぞれが固定され
るべき領域１２Ａ，１２Ｂ，１２Ｃを示す。
【００８９】そしてステップＳ４４では、ステップＳ４
２で分割された各機能回路を領域１２Ａ，１２Ｂ，１２
Ｃに配置することにより、ビットスライス回路全体の配
置配線を決定する。図３７には、レジスタ回路３ａ，３
ｂ，３ｃを配置した状態を示してある。レジスタ回路３
ａ，３ｂ，３ｃは、機能回路ブロック７ｂが配置される
べき領域７Ｂに配置されている。同様にして、機能回路
ブロック７ａ，７ｃ，７ｄのそれぞれを構成する各機能
回路は、各々領域７Ａ，７Ｃ，７Ｄに配置されるが、そ
の配置は各機能回路ブロック毎に行われる。
【００９０】第９実施例でも、領域７Ａ，７Ｂ，７Ｃ，
７Ｄの形状によって、第１または第２実施例において示
されたビットスライス回路６をゲートアレイ設計方式に
よって設計することができ、第６実施例と同様の効果を
得ることができる。
【００９１】（Ｃ−５）第１０実施例：図３８は、この
発明の第１０実施例にかかるビットスライス回路の設計
方法を示すフローチャートである。また、図３９は、第
１０実施例にかかるビットスライス回路の設計方法を説
明する概念図である。
【００９２】第６実施例と同様に、まずステップＳ５１
により、所望の機能を得るのにビットスライス回路に要
求される論理の設計を行う。そしてステップＳ５２によ
り、論理設計上でのビットスライス回路の全体を各機能
回路へと分割する。図３６は論理設計上でのビットスラ
イス回路１００を各機能回路毎に分割した状態を示す。
論理設計上でのビットスライス回路１００は、機能回路
ブロック７ａ，７ｂ，７ｃ，７ｄによって分割され、さ
らに機能回路ブロックはビット毎に、即ちビットセル１
２ａ，１２ｂ，１２ｃごとに分割される。
【００９３】ステップＳ５３においてこれらを所定の領
域に配置し、配線を決定することによって、ビットスラ
イス回路全体の配置配線を決定する。この結果、第１０
実施例では第１または第２実施例において示されたビッ
トスライス回路６をゲートアレイ設計方式によって設計
することができ、第６実施例と同様の効果を得ることが
できる。
【００９４】（Ｃ−６）第１１実施例：図４０は、この
発明の第１１実施例にかかるビットスライス回路の設計
方法を示すフローチャートである。
【００９５】第６実施例と同様に、まずステップＳ６１
により、所望の機能を得るのにビットスライス回路に要
求される論理の設計を行う。その後ビットスライス回路
の配置に先立ち、ステップＳ６２においてビットスライ
ス回路に用いる入出力端子の配置を行う。この後、ステ
ップＳ６３によってビットスライス回路の配置配線を決
定する。このようなフローを用いることにより、配置さ
れた入出力端子の位置を考慮して各機能回路の配置を行
うことができるので、第５実施例において、図１４、図
１５、図２０、図２１で示されたような構成のビットス
ライス回路６を設計することができる。
【００９６】
【発明の効果】以上に説明したように、この発明にかか
る集積回路装置によれば、機能回路間の配線長が不必要
に長くなることがなく、集積度の低下や遅延時間の増大
を回避することができる。
【００９７】また、この発明にかかる集積回路装置の設
計方法によれば、ゲートアレイ設計方式を適用し、かつ
処理単位毎に機能回路を配置するので、この発明にかか
る集積回路装置を、短期に設計することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例を説明するブロック図で
ある。
【図２】この発明の第２実施例を説明するブロック図で
ある。
【図３】この発明の第３実施例を説明するブロック図で
ある。
【図４】この発明の第３実施例を説明するブロック図で
ある。
【図５】この発明の第３実施例を説明するブロック図で
ある。
【図６】この発明の第４実施例を説明するブロック図で
ある。
【図７】第１乃至第４実施例において適用される電源配
線を説明する概念図である。
【図８】第１乃至第４実施例において適用される電源配
線を説明する概念図である。
【図９】第１乃至第４実施例において適用される電源配
線を説明する概念図である。
【図１０】第１乃至第４実施例において適用されるクロ
ック配線を説明する概念図である。
【図１１】第１乃至第４実施例において適用されるクロ
ック配線を説明する概念図である。
【図１２】第１乃至第４実施例において適用されるクロ
ック配線を説明する概念図である。
【図１３】この発明の第５実施例を説明するブロック図
である。
【図１４】この発明の第５実施例を説明するブロック図
である。
【図１５】この発明の第５実施例を説明するブロック図
である。
【図１６】第５実施例において適用される電源配線を説
明する概念図である。
【図１７】第５実施例において適用される電源配線を説
明する概念図である。
【図１８】第５実施例において適用される電源配線を説
明する概念図である。
【図１９】この発明の第５実施例を説明するブロック図
である。
【図２０】この発明の第５実施例を説明するブロック図
である。
【図２１】この発明の第５実施例を説明するブロック図
である。
【図２２】第５実施例において適用される電源配線を説
明する概念図である。
【図２３】第５実施例において適用される電源配線を説
明する概念図である。
【図２４】第５実施例において適用される電源配線を説
明する概念図である。
【図２５】この発明の第６実施例を説明するフローチャ
ートである。
【図２６】この発明の第６実施例を説明する概念図であ
る。
【図２７】この発明の第６実施例を説明する概念図であ
る。
【図２８】この発明の第７実施例を説明するフローチャ
ートである。
【図２９】この発明の第７実施例を説明する概念図であ
る。
【図３０】この発明の第７実施例を説明する概念図であ
る。
【図３１】この発明の第８実施例を説明するフローチャ
ートである。
【図３２】この発明の第８実施例を説明する概念図であ
る。
【図３３】この発明の第８実施例を説明する概念図であ
る。
【図３４】この発明の第８実施例を説明する概念図であ
る。
【図３５】この発明の第９実施例を説明するフローチャ
ートである。
【図３６】この発明の第９実施例を説明する概念図であ
る。
【図３７】この発明の第９実施例を説明する概念図であ
る。
【図３８】この発明の第１０実施例を説明するフローチ
ャートである。
【図３９】この発明の第１０実施例を説明する概念図で
ある。
【図４０】この発明の第１１実施例を説明するフローチ
ャートである。
【図４１】この発明の基本的思想を説明するフローチャ
ートである。
【図４２】この発明の基本的思想を説明するブロック図
である。
【図４３】この発明の基本的思想を説明するブロック図
である。
【符号の説明】
２ａ，２ｂ，２ｃ 演算回路 ３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ レジスタ回路 ５ａ，５ｂ，５ｃ ロジック回路 ６ ビットスライス回路 ７ａ，７ｂ，７ｃ 機能回路ブロック １１ａ〜１１ｉ 入力端子 １２ａ，１２ｂ，１２ｃ ビットスライスセル ７Ａ，７Ｂ，７Ｃ，７Ｄ，１２Ａ，１２Ｂ，１２Ｃ 領
域 １３ａ〜１３ｄ，１４ａ〜１４ｅ，１５ａ〜１５ｄ ク
ロックドライバ ２８ ＲＯＭ ２９ ＰＬＡ ３１，３２，３３ 接続配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯佐 晃和 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 カスタム エル・エス・ア イ設計技術開発センター内 (72)発明者 橋爪 毅 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 カスタム エル・エス・ア イ設計技術開発センター内 (72)発明者 菰池 達紀 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社 カスタム エル・エス・ア イ設計技術開発センター内 (56)参考文献 特開 昭62−232954（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/82

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数のビットスライスセルを備え、 前記ビットスライスセルの各々は、所定の機能を実現す
    るための機能回路を少なくとも一つ有し、 前記機能回路はその属する前記ビットスライスセルの各
    々において一つの行に並んで配置され、互いに配線さ
    れ、 同種の機能を実現する前記機能回路は機能ブロックを形
    成し、 前記機能ブロック毎に、前記機能回路が一つの列に並ん
    で配置され る集積回路装置。
  2. 【請求項２】 前記ビットスライスセルで用いるクロッ
    ク信号にそれぞれ必要なクロックドライバを更に備え、 前記ビットスライスセルが配置される第１の領域と、前
    記クロックドライバが配置される第２の領域と、に区分
    される 請求項１記載の集積回路装置。
  3. 【請求項３】 前記集積回路装置は前記ビットスライス
    セルが配置される第１の領域と、前記第１の領域とは異
    なる第２の領域と、に区分され、 接続配線と、 前記接続配線によって前記機能回路と接続され、前記接
    続配線の総長が最短となるように前記第２の領域に配置
    された記憶回路と、 を更に備える 請求項１記載の集積回路装置。
  4. 【請求項４】 （ａ）所定の処理を行う集積回路につい
    ての論理設計を行って、論理設計回路を求める工程と、 （ｂ）前記論理設計回路を前記所定の処理の処理単位毎
    に分割し、各々が所定の機能を実現するための機能回路
    を少なくとも一つ有する、複数のビットスライスセルを
    求める工程と、 （ｃ）所定の領域を特定する工程と、 （ｄ）前記所定の領域において、前記ビットスライスセ
    ルを概並行に配置する工程と、 （ｅ）前記機能回路の間の配線を決定する工程と、 を備える、集積回路装置の設計方法。
  5. 【請求項５】 （ａ）所定の処理を行う集積回路につい
    ての論理設計を行って、論理設計回路を求める工程と、 （ｂ）前記論理設計回路を分割し、各々が同種の機能を
    実現するための機能回路を少なくとも一つ有する、複数
    の機能回路ブロックを求める工程と、 （ｃ）所定の領域を特定する工程と、 （ｄ）前記所定の領域を、前記所定の処理の処理単位に
    分割してビット領域を求める工程と、 （ｅ）前記ビット領域の複数に跨がって前記機能回路ブ
    ロックを配置する工程と、 （ｆ）前記機能回路の間の配線を決定する工程と、 を備える、集積回路装置の設計方法。
  6. 【請求項６】 前記工程（ｂ）は、 （ｂ−１）前記機能回路ブロックを前記所定の処理の処
    理単位に分割する工程 を備え、 前記工程（ｅ）は、 （ｅ−１）前記処理単位に従って、前記ビット領域の各
    々に前記機能回路を配置する工程を備える、請求項５記
    載の集積回路装置の設計方法。
  7. 【請求項７】 （ａ）所定の処理を行う集積回路につい
    ての論理設計を行って、論理設計回路を求める工程と、 （ｂ）前記論理設計回路を分割し、各々が所定の機能を
    実現するための機能回路に分割する工程と、 （ｃ）所定の領域を特定する工程と、 （ｄ）前記所定の領域を、前記所定の処理の処理単位に
    分割してビット領域を求める工程と、 （ｅ）前記ビット領域に前記機能回路を配置する工程
    と、 （ｆ）前記機能回路の間の配線を決定する工程と、 を備える、 集積回路装置の設計方法。
  8. 【請求項８】 （ａ）所定の範囲を特定する工程と、 （ｂ）前記所定の範囲の縁において接続端子を配置する
    工程と、 （ｃ）前記所定の範囲において、各々が所定の機能を実
    現するための機能回路を少なくとも一つ有する、複数の
    ビットスライスセルを概並行に配置する工程と、 （ｄ）前記ビットスライスセルの各々において、前記機
    能回路を配置する工程と、 （ｅ）前記機能回路の間の配線を決定する工程と、 を備える、 集積回路装置の設計方法。
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