JP3165592B2 - データパス自動配置方法及びその装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＬＳＩ等の半導体集
積回路のレイアウト設計を支援するＣＡＤ方法及びＣＡ
Ｄ装置に関し、特に、複数ビットのデータ信号を一括し
て演算処理するデータパス論理回路のレイアウト設計を
自動的に行なうデータパス自動配置方法及びその装置に
関する。

【０００２】

【従来の技術】近年、半導体集積回路の製造技術は飛躍
的に向上している。特に、微細加工技術及び多層配線技
術の発展により、１チップ上に搭載できるトランジスタ
数は１０００万を越えようとしている。ところが、従来
の計算機による設計支援システムやデザインオートメー
ション技術等では、このような大規模な半導体集積回路
の回路設計を実現させることが困難である。なぜなら
ば、設計対象となる論理素子数が増大するに伴って、計
算機による処理時間が非常に長くなってしまい、処理結
果の質の低下が問題となるからである。

【０００３】高性能及び小面積が求められる信号処理回
路のレイアウト設計方法としては、自動配置によりレイ
アウトを決定するのではなく、例えば、信号の流れを重
視するために、論理回路図における各構成要素の配置を
そのままレイアウト時の配置とする方法が採用されてい
る。

【０００４】また、論理回路図に依存しないデータパス
自動配置方法としては、主に人手によりビット情報を指
定し、この指定に基づきビットスライス素子をクラスタ
リングし、配置を自動的に求める方法が知られている
（特開平３−７７１７２号公報参照）。

【０００５】

【発明が解決しようとする課題】ところが、論理回路図
の配置をレイアウト時の配置に利用する従来のレイアウ
ト設計方法においては、論理回路図の構成要素（論理シ
ンボル）とレイアウトで扱う要素との間に面積的な意味
で相関がないため、面積効率が悪いレイアウト結果を得
ることがある。これを改善する方法として、論理回路図
上における１ビットの信号に対する一連の演算処理を１
素子化した論理素子と、この一連の演算処理を実現する
物理素子（セル）とを用意しておき、信号のビット数に
応じてこのビット数と同数だけ論理素子を使用して配置
を行ない、これと同様な配置になるように信号のビット
数と同数だけセルを重ねてレイアウトを実現する方法
（ビットスライス方式）が用いられている。しかし、様
々な回路に対応するために膨大な種類のセルを用意する
必要があり、このため、工数が著しく増大するという問
題点がある。

【０００６】図１９（ａ）及び（ｂ）は従来のデータパ
ス自動配置方法による配置結果を示し、図２０は従来の
データパス自動配置方法により実現される半導体集積回
路全体のレイアウトを示している。同図において、２０
はデータパスブロック、２２は専用セル、２４は入力端
子、２６は出力端子、３０は半導体集積回路、３２はデ
ータパス配線、３４は周辺回路である。

【０００７】従来のデータパス自動配置方法において
は、図１９（ａ）に示すように、回路内において信号の
ビット数が処理全体を通じて不変であれば、性能及び面
積の最適化が図れるが、図１９（ｂ）に示すように、回
路内において信号のビット数が処理の途中で変化する場
合には、効率のよい配置が得られない。これを解決する
ためには、ビット構成に応じた専用素子を開発する必要
がある。このため、人手による修正が不可避となり、半
導体集積回路全体の開発費用が非常に高価になってしま
う。

【０００８】さらに、図１９（ａ）及び（ｂ）に示すよ
うに、データパスブロックにおける入力端子２４と出力
端子２６との位置関係はビット構成に依存する。このた
め、図２０に示すように、半導体集積回路３０全体で評
価すると、配線３２の迂回が発生することにより性能及
び面積効率の低下が生じるという問題点がある。端子を
所望の位置に配置する方法として、標準セル方式による
自動配置方法が考えられるが、この方法は、通常、配線
を最適化するものであり、データパス論理回路の性能及
び面積の最適化を実現する配置最適化技術は存在しな
い。

【０００９】本発明は、上記に鑑みなされたものであっ
て、高性能で面積が小さい半導体集積回路を実現できる
データパス配置設計を自動的に行なうことが可能な方法
及び装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１、５の発明は、演算処理が正確な順序で高
速に実行されることを保証できるデータパス配置設計を
自動で行なうことを可能とするものである。

【００１１】具体的に請求項１の発明が講じた解決手段
は、複数ビットのデータ信号を一括して演算処理するデ
ータパス論理回路の回路素子を、電子計算機の記憶及び
演算機能を用いて半導体基板上に自動配置するデータパ
ス自動配置方法を対象とし、上記データパス論理回路を
入力する第１の処理と、該第１の処理で入力されたデー
タパス論理回路における、上記複数ビットのデータ信号
をそれぞれ入力するための複数個の入力端子からなる入
力端子群を始点とし、同データパス論理回路における複
数個の出力端子からなる出力端子群を終点とする第１の
有向枝を生成する第２の処理と、上記第１の処理で入力
されたデータパス論理回路における回路素子同士間の結
線に対応して、該結線に信号を供給する一方の回路素子
を始点とし、同結線から信号を受け取る他方の回路素子
を終点とする第２の有向枝を生成する第３の処理と、該
第３の処理で生成された第２の有向枝を用いて、上記複
数ビットのデータ信号にそれぞれ対応する複数個の回路
素子群を生成する第４の処理と、上記第２の処理で生成
された第１の有向枝の方向と上記第３の処理で生成され
た第２の有向枝の方向とを一致させるという制約を満た
すための評価を含む配置評価を生成する第５の処理と、
該第５の処理で生成された配置評価に基づいて、上記第
１の処理で入力されたデータパス論理回路の回路素子の
配置に関する最適化を行なう第６の処理と、該第６の処
理で最適化が行なわれた結果得られる配置結果を出力す
る第７の処理とを備えている構成とするものである。

【００１２】また、請求項５の発明が講じた解決手段
は、複数ビットのデータ信号を一括して演算処理するデ
ータパス論理回路の回路素子を、電子計算機の記憶及び
演算機能を用いて半導体基板上に自動配置するデータパ
ス自動配置装置を対象とし、上記データパス論理回路を
入力する第１の手段と、該第１の手段により入力された
データパス論理回路における、上記複数ビットのデータ
信号をそれぞれ入力するための複数個の入力端子からな
る入力端子群を始点とし、同データパス論理回路におけ
る複数個の出力端子からなる出力端子群を終点とする第
１の有向枝を生成する第２の手段と、上記第１の手段に
より入力されたデータパス論理回路における回路素子同
士間の結線に対応して、該結線に信号を供給する一方の
回路素子を始点とし、同結線から信号を受け取る他方の
回路素子を終点とする第２の有向枝を生成する第３の手
段と、該第３の手段により生成された第２の有向枝を用
いて、上記複数ビットのデータ信号にそれぞれ対応する
複数個の回路素子群を生成する第４の手段と、上記第２
の手段により生成された第１の有向枝の方向と上記第３
の手段により生成された第２の有向枝の方向とを一致さ
せるという制約を満たすための評価を含む配置評価を生
成する第５の手段と、該第５の手段により生成された配
置評価に基づいて、上記第１の手段により入力されたデ
ータパス論理回路の回路素子の配置に関する最適化を行
なう第６の手段と、該第６の手段により最適化が行なわ
れた結果得られる配置結果を出力する第７の手段とを備
えている構成とするものである。

【００１３】請求項２、６の発明は、さらに、データパ
ス論理回路の入力端子及び出力端子を所望の位置に配置
できるようにすることによって、半導体集積回路全体の
回路面積を縮小できるデータパス配置設計を自動で行な
うことを可能とするものである。

【００１４】具体的には、請求項２の発明は、請求項１
の発明の構成に、上記第２の処理は、上記データパス論
理回路の入力端子群を上記第１の有向枝の始点として設
定し、同データパス論理回路の出力端子群を上記第１の
有向枝の終点として設定する処理と、上記半導体基板上
において、上記入力端子群及び上記出力端子群が所望の
位置に配置されるように上記第１の有向枝を折り曲げる
ための仮の始点及び終点を上記第１の有向枝上に設ける
と仮定する処理とを有している構成を付加するものであ
る。

【００１５】また、請求項６の発明は、請求項５の発明
の構成に、上記第２の手段は、上記データパス論理回路
の入力端子群を上記第１の有向枝の始点として設定し、
同データパス論理回路の出力端子群を上記第１の有向枝
の終点として設定する手段と、上記半導体基板上におい
て、上記入力端子群及び上記出力端子群が所望の位置に
配置されるように上記第１の有向枝を折り曲げるための
仮の始点及び終点を上記第１の有向枝上に設けると仮定
する手段とを有している構成を付加するものである。

【００１６】請求項３、７の発明は、さらに、各演算処
理の性能を維持しつつ面積効率を向上できるデータパス
配置設計を自動で行なうことを可能とするものである。

【００１７】具体的には、請求項３の発明は、請求項１
の発明の構成に、上記第３の処理は、上記データパス論
理回路における回路素子同士間の結線に対応して、該結
線に信号を供給する一方の回路素子を始点とし、同結線
から信号を受け取る他方の回路素子を終点とする重み付
き有向枝を上記第２の有向枝として生成する処理と、上
記回路素子を積論理や和論理等の複数個の基本回路素子
に展開する処理と、上記基本回路素子同士間の結線に対
応して、該結線に信号を供給する一方の基本回路素子を
始点とし、同結線から信号を受け取る他方の基本回路素
子を終点とする重み付き有向枝を上記第２の有向枝とし
て生成する処理と、第２の有向枝の重みに基づく優先順
位を考慮しながらすべての第２の有向枝の長さの合計を
最短にするという制約を満たすための評価を生成する処
理とを有し、上記第５の処理において、上記評価が加え
られた配置評価が生成される構成を付加するものであ
る。

【００１８】また、請求項７の発明は、請求項５の発明
の構成に、上記第３の手段は、上記データパス論理回路
における回路素子同士間の結線に対応して、該結線に信
号を供給する一方の回路素子を始点とし、同結線から信
号を受け取る他方の回路素子を終点とする重み付き有向
枝を上記第２の有向枝として生成する手段と、上記回路
素子を積論理や和論理等の複数個の基本回路素子に展開
する手段と、上記基本回路素子同士間の結線に対応し
て、該結線に信号を供給する一方の基本回路素子を始点
とし、同結線から信号を受け取る他方の基本回路素子を
終点とする重み付き有向枝を上記第２の有向枝として生
成する手段と、第２の有向枝の重みに基づく優先順位を
考慮しながらすべての第２の有向枝の長さの合計を最短
にするという制約を満たすための評価を生成する手段と
を有し、上記第５の手段は、上記評価が加えられた配置
評価を生成する構成を付加するものである。

【００１９】請求項４、８の発明は、さらに、１ビット
の信号に対して一連の論理処理を行なう複数個の回路素
子をグループ化し部分的なビットスライス構造を求める
ことによって、論理性能の最適化と面積の最適化とを同
時に図ることができるデータパス配置設計を自動で行な
うことを可能とするものである。

【００２０】具体的には、請求項４の発明は、請求項１
の発明の構成に、上記第４の処理は、上記データパス論
理回路の一の回路素子を始点とするすべての第２の有向
枝と、同データパス論理回路の他の回路素子を終点とす
るすべての第２の有向枝とが完全に一致する場合に両回
路素子により上記回路素子群を構成する処理と、同一の
回路素子群に属する回路素子を互いに隣接させるという
制約を満たすための評価を生成する処理とを有し、上記
第５の処理において、上記評価が加えられた配置評価が
生成される構成を付加するものである。

【００２１】また、請求項８の発明は、請求項５の発明
の構成に、上記第４の手段は、上記データパス論理回路
の一の回路素子を始点とするすべての第２の有向枝と、
同データパス論理回路の他の回路素子を終点とするすべ
ての第２の有向枝とが完全に一致する場合に両回路素子
により上記回路素子群を構成する手段と、同一の回路素
子群に属する回路素子を互いに隣接させるという制約を
満たすための評価を生成する手段とを有し、上記第５の
手段は、上記評価が加えられた配置評価を生成する構成
を付加するものである。

【００２２】

【作用】請求項１、５の発明の構成により、データパス
論理回路の入力端子を始点とし出力端子を終点とする第
１の有向枝を配置することによって、データパスブロッ
ク内における信号の流れる方向を規定できる。また、デ
ータパス論理回路における一の回路素子を始点とし他の
回路素子を終点とする第２の有向枝を用いることによっ
て、データパス論理回路における部分的なビットスライ
ス構造を自動的に抽出することが可能となる。これによ
り、データパス論理回路の回路素子のレイアウトについ
て、以上のような制約の下に配線長や面積等の最適化を
図ることが可能となる。

【００２３】さらに、請求項２、６の発明の構成によ
り、上記第１の有向枝を生成する際に、データパス論理
回路の入力端子及び出力端子の配置位置に応じて、第１
の有向枝を配置領域に畳み込む処理を行なうことによっ
て、端子位置に応じて信号の流れを変更することが可能
となる。このため、入力端子及び出力端子を所望の位置
に配置することができる。

【００２４】また、請求項３、７の発明の構成により、
上記第２の有向枝を生成する際に、データパス論理回路
の回路素子をさらに詳細な基本回路素子に展開する処理
を行なうことによって、各セル列の面積の均等化を図る
ことができるためデータパスブロックの面積を縮小する
ことが可能である。そのうえ、基本回路素子同士間の結
線を優先的に短くできるので回路素子の性能の低下を防
止することが可能である。

【００２５】請求項４、８の発明の構成により、回路素
子群を生成する際に、互いに隣接して配置されるべき複
数個の回路素子からなる回路素子群を論理関係ではなく
信号の流れから自動的に抽出することができる。これに
より、１ビットの信号に対して一連の論理処理を行なう
複数個の回路素子がグループ化され、部分的なビットス
ライス構造が自動的に求められる。

【００２６】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。

【００２７】初めに、上記実施例に係るデータパス自動
配置装置の構成について説明する。ここで、データパス
自動配置装置はデータパス論理回路のレイアウトを自動
的に生成する装置である。

【００２８】図１は本実施例に係るデータパス自動配置
装置の構成を示すブロック図である。

【００２９】図１において、１は第１の手段としての回
路入力部であり、データパス論理回路を入力する。２は
第２の手段としての外部端子有向枝配置部であり、デー
タパス論理回路における入力端子群を始点とし出力端子
群を終点とする外部端子有向枝を生成し、この外部端子
有向枝を配置領域に配置する。３は第３の手段としての
回路内有向枝生成部であり、データパス論理回路におけ
る回路素子同士間の結線に対応して、この結線に信号を
供給する一方の回路素子を始点とし、同結線から信号を
受け取る他方の回路素子を終点とする回路内有向枝を生
成する。４は第４の手段としてのビット列生成部であ
り、回路内有向枝生成部３により生成された回路内有向
枝を用いてビット列を生成する。５は第５の手段として
の配置評価式生成部であり、配置評価式を生成する。６
は第６の手段としての配置最適化部であり、配置評価式
に基づいてデータパス論理回路の回路素子の配置に関す
る最適化を行なう。７は第７の手段としての配置出力部
であり、最適化が行なわれた結果得られる配置結果を出
力する。

【００３０】図２は外部端子有向枝配置部２の構成を示
すブロック図であり、図２において、２ａは外部端子有
向枝生成部であり、データパス論理回路の入力端子群を
有向枝の始点とし出力端子群を有向枝の終点として設定
することによって外部端子有向枝を生成する。２ｂは外
部端子有向枝畳み込み部であり、入力端子群及び出力端
子群が所望の位置に配置されるように外部端子有向枝を
折り曲げて配置領域に配置する。

【００３１】図３は回路内有向枝生成部３の構成を示す
ブロック図であり、図３において、３ａは第１の重み付
き有向枝生成部であり、データパス論理回路における回
路素子同士間の結線に対応して、この結線に信号を供給
する一方の回路素子を始点とし同結線から信号を受け取
る他方の回路素子を終点とする、重みＷ１を持つ有向枝
を回路内有向枝として生成する。３ｂは回路素子展開部
であり、回路素子を積論理や和論理等の基本回路素子に
展開する。３ｃは第２の重み付き有向枝生成部であり、
基本回路素子同士間の結線に対応して、この結線に信号
を供給する一方の基本回路素子を始点とし同結線から信
号を受け取る他方の基本回路素子を終点とする、重みＷ
２を持つ有向枝を回路内有向枝として生成する。３ｄは
重み評価生成部であり、重みに基づく優先順位を考慮し
ながらすべての回路内有向枝の長さの合計を最短にする
という制約を満たすための評価を生成する。

【００３２】図４はビット列生成部４の構成を示すブロ
ック図であり、図４において、４ａはグループ回路生成
部であり、データパス論理回路の中から、一の回路素子
等（基本回路素子を含む）を始点とするすべての回路内
有向枝と他の回路素子等を終点とするすべての回路内有
向枝とが完全に一致するような回路素子等のペアを検索
し、この回路素子等のペアによりビット列のグループ回
路を構成する。４ｂはグループ回路評価生成部であり、
同一のグループ回路に属する回路素子等を互いに隣接さ
せるという制約を満たすための評価を生成する。

【００３３】次に、以上のように構成されたデータパス
自動配置装置の具体的な動作について説明する。ここで
は、図９に示すデータパス論理回路１０を入力として用
いた場合の動作を説明する。

【００３４】図５は本実施例に係るデータパス自動配置
装置により実現されるデータパス自動配置方法の処理の
流れを示す流れ図である。

【００３５】図５に示すように、まず、回路入力処理
（第１の処理）Ｓ１において、データパス論理回路を読
み込む。データパス論理回路の内容を図９に示す。デー
タパス論理回路１０は、入力端子Ａ〜Ｄと、出力端子
Ｅ，Ｆと、制御端子Ｇ，Ｈと、回路素子Ｉ〜Ｑと、結線
ａ〜ｏとから構成されている。

【００３６】次に、外部端子有向枝配置処理（第２の処
理）Ｓ２は、図６に示すように、データパス論理回路の
入力端子群を始点とし出力端子群を終点として外部端子
有向枝を生成する処理Ｓ２１と、入力端子群及び出力端
子群が所望の位置に配置されるように外部端子有向枝を
折り曲げて配置領域に配置する処理Ｓ２２とから構成さ
れる。

【００３７】処理Ｓ２１において、図１０に示すよう
に、データパス論理回路１０の入力端子Ａ〜Ｄからなる
入力端子群１２を始点として設定し、出力端子Ｅ，Ｆか
らなる出力端子群１４を終点として設定することによっ
て外部端子有向枝１６を生成する。処理Ｓ２２におい
て、図１１（ａ）に示すように、始点としての入力端子
群１２と終点としての出力端子群１４とが何れも配置領
域１８の上辺に配置されるように、外部端子有向枝１６
上に仮の始点及び終点１７を数箇所設け、外部端子有向
枝１６を折り曲げて配置する。以後の説明では、簡単の
ために、図１１（ｂ）に示すように、入力端子群１２が
配置領域１８の上辺に出力端子群１４が配置領域１８の
下辺に配置されるように外部端子有向枝１６を配置する
ものとする。

【００３８】次に、回路内有向枝生成処理（第３の処
理）Ｓ３は、図７に示すように、データパス論理回路に
おける回路素子同士間の結線に対応して、該結線に信号
を供給する一方の回路素子を始点とし、同結線から信号
を受け取る他方の回路素子を終点とする重み付き有向枝
を回路内有向枝として生成する処理Ｓ３１と、回路素子
を基本回路素子に展開する処理Ｓ３２と、基本回路素子
同士間の結線に対応して、該結線に信号を供給する一方
の基本回路素子を始点とし、同結線から信号を受け取る
他方の基本回路素子を終点とする重み付き有向枝を回路
内有向枝として生成する処理Ｓ３３と、重みに基づく優
先順位を考慮しながらすべての回路内有向枝の長さの合
計を最短にするという制約を満たすための評価を生成す
る処理Ｓ３４とから構成される。

【００３９】処理Ｓ３１において、回路素子同士間の結
線ｅ〜ｋに対応して、図１２に示すように、２つの回路
素子のうち、結線への出力端子としての出力側の回路素
子を始点とし、同結線からの入力端子としての入力側の
回路素子を終点とする、重みＷ１を持つ回路内有向枝ｅ
１〜ｋ１を求める。例えば、結線ｉに対応して、２つの
回路素子Ｍ，Ｐのうち、結線ｉへの出力端子としての出
力側の回路素子Ｍを始点とし、結線ｉからの入力端子と
しての入力側の回路素子Ｐを終点とする、重みＷ１を持
つ回路内有向枝ｉ１を求める。

【００４０】処理３２において、図１３に示すように、
回路素子Ｐを基本回路素子（ＡＮＤ、ＯＲ、ＮＯＲ等）
Ｐ１〜Ｐ３に展開する。同様に、回路素子Ｏを基本回路
素子Ｏ１〜Ｏ３に展開する。

【００４１】処理３３において、基本回路素子同士間の
結線に対応して、図１４に示すように、２つの基本回路
素子のうち、結線への出力端子としての出力側の基本回
路素子を始点とし、同結線からの入力端子としての入力
側の基本回路素子を終点とする、重みＷ２を持つ回路内
有向枝α〜δを求める。例えば、基本回路素子Ｐ１，Ｐ
３間の結線に対応して、基本回路素子Ｐ１，Ｐ３のう
ち、結線への出力端子としての出力側の基本回路素子Ｐ
１を始点とし、結線からの入力端子としての入力側の基
本回路素子Ｐ３を終点とする、重みＷ２を持つ回路内有
向枝αを求める。ここで、重みＷ２を重みＷ１より重く
設定する。

【００４２】処理３４において、重みＷ２が重みＷ１よ
り重いことに基づき、回路素子内の基本回路素子同士間
の配線長を短くして回路素子の性能を保証するために、
次の（１）式で示される評価を生成する。この（１）式
の評価は、後に配置評価に追加される。

【００４３】

【数１】 ただし、ｐは回路内有向枝の総数、Ｗ（ｉ）はｉ番目の
回路内有向枝の重み、Ｒ（ｉ）はｉ番目の回路内有向枝
（結線）の配線長である。

【００４４】次に、ビット列生成処理（第４の処理）Ｓ
４は、図８に示すように、一の回路素子等（基本回路素
子を含む）を始点とするすべての回路内有向枝と、他の
回路素子等を終点とするすべての回路内有向枝とが完全
に一致する場合に両回路素子等をグループ化する処理Ｓ
４１と、同一のグループ回路に属する回路素子等を互い
に隣接させるという制約を満たすための評価を生成する
処理Ｓ４２とから構成される。

【００４５】処理Ｓ４１において、図１４に示すよう
に、例えば、回路素子Ｉと回路素子Ｍとの間には、回路
素子Ｉを始点とするすべての回路内有向枝と回路素子Ｍ
を終点とするすべての回路内有向枝とが完全に一致する
という関係が成り立つ（ここでは何れの回路内有向枝も
ｅ１である）ため、回路素子Ｉ，Ｍを回路素子のペアと
して選び出す。同様の関係が、回路素子Ｍと基本回路素
子Ｐ１との間にも見出される。図１５に示すように、検
索された回路素子Ｉ，Ｍ及び基本回路素子Ｐ１をビット
列のグループ回路ＧＣ１として１回路素子とみなす。同
様にして、回路素子Ｊ，Ｎ及び基本回路素子Ｐ２からグ
ループ回路ＧＣ２が、回路素子Ｋ及び基本回路素子Ｏ１
からグループ回路ＧＣ３が、回路素子Ｌ及び基本回路素
子Ｏ２からグループ回路ＧＣ４が、基本回路素子Ｏ３及
び回路素子Ｑからグループ回路ＧＣ５がそれぞれ構成さ
れる。処理Ｓ４２において、例えば、グループ回路ＧＣ
１に属する回路素子Ｉ，Ｍ及び基本回路素子Ｐ１は互い
に隣接して配置されるように、同一のグループ回路に属
する回路素子等（基本回路素子を含む）を互いに隣接さ
せるという制約を満たすための評価を生成する。

【００４６】次に、配置評価式生成処理（第５の処理）
Ｓ５において、回路内有向枝生成処理Ｓ３で生成された
（１）式の評価と、ビット列生成処理Ｓ４で生成された
評価と、データパス論理回路１０の特徴となるデータの
流れを保持するために回路内有向枝ｅ１〜ｋ１，α〜δ
の方向と外部端子有向枝１６の方向とを一致させるとい
う制約を満たすための評価と、通常の配置評価（配線
長、混雑度評価等）とをまとめて配置評価式を生成す
る。

【００４７】回路内有向枝ｅ１〜ｋ１，α〜δの方向と
外部端子有向枝１６の方向とを一致させるという制約を
満たすための評価としては、回路内有向枝及び外部端子
有向枝をベクトルとみなして、次の（２）式で示すこと
ができる。

【００４８】

【数２】 ここで、ｐは回路内有向枝の総数、Ｖ０は配置領域１８
における外部端子有向枝１６に相当するベクトル、Ｖ
（ｉ）は回路内有向枝ｅ１〜ｋ１，α〜δのうちのｉ番
目の有向枝に相当するベクトルである。したがって、
（２）式は各回路内有向枝と外部端子有向枝１６との内
積の総和に相当する。

【００４９】次に、配置最適化処理（第６の処理）Ｓ６
は、図１６に示すように、適当に配置された初期配置結
果から、配置評価式生成処理Ｓ５で生成された配置評価
式の値を最小にするような配置結果を得るための処理で
ある。ここで、最適化の方法としては、従来から提案さ
れている方法、例えば、ペア交換法を用いればよい。ペ
ア交換法とは、ランダムに２素子を選択し、両者を交換
又は一方へ移動したと仮定しこの場合の配置評価結果を
元の配置と比較し、改善されるならばこの交換又は移動
を実施し、改善されない場合には元の配置のままにして
おくという処理を有限回数繰り返す方法である。

【００５０】図１７に配置改善後の配置結果を示す。た
だし、ここでは、回路素子及び基本回路素子に相当する
物理素子としてスタンダードセルを用いた場合を示す。
厳密な端子位置は、配置改善後の結線関係から決定す
る。制御端子Ｇ，Ｈの配置位置としては近傍の辺を自動
的に割り当てる。なお、図１６及び図１７において、Ｃ
Ｌ１〜ＣＬ６はセル列を表わす。

【００５１】最後に、配置出力処理（第７の処理）Ｓ７
において、最終的な配置結果を出力しレイアウト処理が
完了する。

【００５２】以上のように、本実施例においては、端子
位置を変更することが可能であるため、図２０に示す従
来例に比較して、図１８に示すように、半導体集積回路
全体の面積の縮小化を図ることができ、面積効率のよい
データパスレイアウトが得られる。

【００５３】また、本実施例では、特殊なデータパス論
理回路を入力として使用したが、半導体集積回路におけ
る一般的なデータパス論理回路に対しても有効であるこ
とは言うまでもない。

【００５４】

【発明の効果】以上説明したように、請求項１の発明に
係る方法又は請求項５の発明に係る装置によると、デー
タパス論理回路の入力端子を始点とし出力端子を終点と
する第１の有向枝を配置することによって、データパス
ブロック内における信号の流れる方向を規定できる。ま
た、データパス論理回路における一の回路素子を始点と
し他の回路素子を終点とする第２の有向枝を用いること
によって、データパス論理回路における部分的なビット
スライス構造を自動的に抽出することが可能となる。こ
れにより、データパス論理回路の回路素子のレイアウト
について、以上のような制約の下に配線長や面積等の最
適化を図ることが可能となる。したがって、演算処理が
正確な順序で高速に実行されることを保証できるデータ
パス配置設計を自動で行なうことができる。

【００５５】さらに、請求項２の発明に係る方法又は請
求項６の発明に係る装置によると、上記第１の有向枝を
生成する際に、データパス論理回路の入力端子及び出力
端子の配置位置に応じて、第１の有向枝を配置領域に畳
み込む処理を行なうことによって、端子位置に応じて信
号の流れを変更することが可能となる。このため、入力
端子及び出力端子を所望の位置に配置することができ
る。したがって、半導体集積回路全体の回路面積を縮小
することが可能なデータパス配置設計を自動で行なうこ
とができる。

【００５６】また、請求項３の発明に係る方法又は請求
項７の発明に係る装置によると、上記第２の有向枝を生
成する際に、データパス回路の回路素子をさらに詳細な
基本回路素子に展開する処理を行なうことによって、各
セル列の面積の均等化を図ることができるためデータパ
スブロックの面積を縮小することが可能である。そのう
え、基本回路素子同士間の結線を優先的に短くできるの
で回路素子の性能の低下を防止することが可能である。
したがって、各演算処理の性能を維持しつつ面積効率を
向上できるデータパス配置設計を自動で行なうことがで
きる。

【００５７】請求項４の発明に係る方法又は請求項８の
発明に係る装置によると、回路素子群を生成する際に、
互いに隣接して配置されるべき複数個の回路素子からな
る回路素子群を論理関係ではなく信号の流れから自動的
に抽出することができる。これにより、１ビットの信号
に対して一連の論理処理を行なう複数個の回路素子がグ
ループ化され、部分的なビットスライス構造が自動的に
求められる。したがって、論理性能の最適化と面積の最
適化とを同時に図ることができるデータパス配置設計を
自動で行なうことができる。

【００５８】以上のように、本発明によると、高性能で
面積が小さい半導体集積回路を実現するデータパス配置
設計を自動的に行なうことが可能な方法及び装置を提供
することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータパス自動配置装
置の構成を示すブロック図である。

【図２】上記データパス自動配置装置の外部端子有向枝
配置部の構成を示すブロック図である。

【図３】上記データパス自動配置装置の回路内有向枝生
成部の構成を示すブロック図である。

【図４】上記データパス自動配置装置のビット列生成部
の構成を示すブロック図である。

【図５】上記データパス自動配置装置により実現される
データパス自動配置方法の処理の流れを示す流れ図であ
る。

【図６】上記データパス自動配置方法における外部端子
有向枝配置処理の詳細を示す流れ図である。

【図７】上記データパス自動配置方法における回路内有
向枝生成処理の詳細を示す流れ図である。

【図８】上記データパス自動配置方法におけるビット列
生成処理の詳細を示す流れ図である。

【図９】上記データパス自動配置方法における回路入力
処理において入力されるデータパス論理図である。

【図１０】上記データパス自動配置方法における外部端
子有向枝配置処理において生成される外部端子有向枝を
示すデータパス論理図である。

【図１１】（ａ）は、入力端子群と出力端子群とが何れ
も上辺に配置されるように仮の始点及び終点が数箇所設
けられ折り曲げて配置された外部端子有向枝を示す図で
あり、（ｂ）は、入力端子群が上辺に出力端子群が下辺
に配置されるように配置された外部端子有向枝を示す図
である。

【図１２】上記データパス自動配置方法における回路内
有向枝生成処理において回路素子間の回路内有向枝が生
成された後のデータパス論理図である。

【図１３】上記データパス自動配置方法における回路内
有向枝生成処理において基本回路素子に展開された回路
素子を示す図である。

【図１４】上記データパス自動配置方法における回路内
有向枝生成処理において基本回路素子間の回路内有向枝
が生成された後のデータパス論理図である。

【図１５】上記データパス自動配置方法におけるビット
列生成処理においてビット列のグループ回路が生成され
た後のデータパス論理図である。

【図１６】上記データパス自動配置方法における配置最
適化処理の実施前の初期配置を示す図である。

【図１７】上記データパス自動配置方法における配置最
適化処理の完了後の配置結果を示す図である。

【図１８】上記データパス自動配置方法により実現され
る半導体集積回路全体のレイアウトを示す図である。

【図１９】（ａ）は従来のデータパス自動配置方法によ
る配置結果を示し、データパス論理回路内において信号
のビット数が不変である場合の配置結果を示す図であ
り、（ｂ）は上記従来のデータパス自動配置方法による
配置結果を示し、データパス論理回路内において信号の
ビット数が途中で変化する場合の配置結果を示す図であ
る。

【図２０】上記従来のデータパス自動配置方法により実
現される半導体集積回路全体のレイアウトを示す図であ
る。

【符号の説明】

１ 回路入力部（第１の手段） ２ 外部端子有向枝配置部（第２の手段） ３ 回路内有向枝生成部（第３の手段） ４ ビット列生成部（第４の手段） ５ 配置評価式生成部（第５の手段） ６ 配置最適化部（第６の手段） ７ 配置出力部（第７の手段） Ｓ１ 回路入力処理（第１の処理） Ｓ２ 外部端子有向枝配置処理（第２の処理） Ｓ３ 回路内有向枝生成処理（第３の処理） Ｓ４ ビット列生成処理（第４の処理） Ｓ５ 配置評価式生成処理（第５の処理） Ｓ６ 配置最適化処理（第６の処理） Ｓ７ 配置出力処理（第７の処理）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 H01L 21/82

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 複数ビットのデータ信号を一括して演算
   処理するデータパス論理回路の回路素子を、電子計算機
   の記憶及び演算機能を用いて半導体基板上に自動配置す
   るデータパス自動配置方法であって、 上記データパス論理回路を入力する第１の処理と、 該第１の処理で入力されたデータパス論理回路におけ
   る、上記複数ビットのデータ信号をそれぞれ入力するた
   めの複数個の入力端子からなる入力端子群を始点とし、
   同データパス論理回路における複数個の出力端子からな
   る出力端子群を終点とする第１の有向枝を生成する第２
   の処理と、 上記第１の処理で入力されたデータパス論理回路におけ
   る回路素子同士間の結線に対応して、該結線に信号を供
   給する一方の回路素子を始点とし、同結線から信号を受
   け取る他方の回路素子を終点とする第２の有向枝を生成
   する第３の処理と、 該第３の処理で生成された第２の有向枝を用いて、上記
   複数ビットのデータ信号にそれぞれ対応する複数個の回
   路素子群を生成する第４の処理と、 上記第２の処理で生成された第１の有向枝の方向と上記
   第３の処理で生成された第２の有向枝の方向とを一致さ
   せるという制約を満たすための評価を含む配置評価を生
   成する第５の処理と、 該第５の処理で生成された配置評価に基づいて、上記第
   １の処理で入力されたデータパス論理回路の回路素子の
   配置に関する最適化を行なう第６の処理と、 該第６の処理で最適化が行なわれた結果得られる配置結
   果を出力する第７の処理とを備えていることを特徴とす
   るデータパス自動配置方法。
2. 【請求項２】 上記第２の処理は、 上記データパス論理回路の入力端子群を上記第１の有向
   枝の始点として設定し、同データパス論理回路の出力端
   子群を上記第１の有向枝の終点として設定する処理と、 上記半導体基板上において、上記入力端子群及び上記出
   力端子群が所望の位置に配置されるように上記第１の有
   向枝を折り曲げるための仮の始点及び終点を上記第１の
   有向枝上に設けると仮定する処理とを有していることを
   特徴とする請求項１に記載のデータパス自動配置方法。
3. 【請求項３】 上記第３の処理は、 上記データパス論理回路における回路素子同士間の結線
   に対応して、該結線に信号を供給する一方の回路素子を
   始点とし、同結線から信号を受け取る他方の回路素子を
   終点とする重み付き有向枝を上記第２の有向枝として生
   成する処理と、 上記回路素子を積論理や和論理等の複数個の基本回路素
   子に展開する処理と、 上記基本回路素子同士間の結線に対応して、該結線に信
   号を供給する一方の基本回路素子を始点とし、同結線か
   ら信号を受け取る他方の基本回路素子を終点とする重み
   付き有向枝を上記第２の有向枝として生成する処理と、 第２の有向枝の重みに基づく優先順位を考慮しながらす
   べての第２の有向枝の長さの合計を最短にするという制
   約を満たすための評価を生成する処理とを有し、 上記第５の処理において、上記評価が加えられた配置評
   価が生成されることを特徴とする請求項１に記載のデー
   タパス自動配置方法。
4. 【請求項４】 上記第４の処理は、 上記データパス論理回路の一の回路素子を始点とするす
   べての第２の有向枝と、同データパス論理回路の他の回
   路素子を終点とするすべての第２の有向枝とが完全に一
   致する場合に両回路素子により上記回路素子群を構成す
   る処理と、 同一の回路素子群に属する回路素子を互いに隣接させる
   という制約を満たすための評価を生成する処理とを有
   し、 上記第５の処理において、上記評価が加えられた配置評
   価が生成されることを特徴とする請求項１に記載のデー
   タパス自動配置方法。
5. 【請求項５】 複数ビットのデータ信号を一括して演算
   処理するデータパス論理回路の回路素子を、電子計算機
   の記憶及び演算機能を用いて半導体基板上に自動配置す
   るデータパス自動配置装置であって、 上記データパス論理回路を入力する第１の手段と、 該第１の手段により入力されたデータパス論理回路にお
   ける、上記複数ビットのデータ信号をそれぞれ入力する
   ための複数個の入力端子からなる入力端子群を始点と
   し、同データパス論理回路における複数個の出力端子か
   らなる出力端子群を終点とする第１の有向枝を生成する
   第２の手段と、 上記第１の手段により入力されたデータパス論理回路に
   おける回路素子同士間の結線に対応して、該結線に信号
   を供給する一方の回路素子を始点とし、同結線から信号
   を受け取る他方の回路素子を終点とする第２の有向枝を
   生成する第３の手段と、 該第３の手段により生成された第２の有向枝を用いて、
   上記複数ビットのデータ信号にそれぞれ対応する複数個
   の回路素子群を生成する第４の手段と、 上記第２の手段により生成された第１の有向枝の方向と
   上記第３の手段により生成された第２の有向枝の方向と
   を一致させるという制約を満たすための評価を含む配置
   評価を生成する第５の手段と、 該第５の手段により生成された配置評価に基づいて、上
   記第１の手段により入力されたデータパス論理回路の回
   路素子の配置に関する最適化を行なう第６の手段と、 該第６の手段により最適化が行なわれた結果得られる配
   置結果を出力する第７の手段とを備えていることを特徴
   とするデータパス自動配置装置。
6. 【請求項６】 上記第２の手段は、 上記データパス論理回路の入力端子群を上記第１の有向
   枝の始点として設定し、同データパス論理回路の出力端
   子群を上記第１の有向枝の終点として設定する手段と、 上記半導体基板上において、上記入力端子群及び上記出
   力端子群が所望の位置に配置されるように上記第１の有
   向枝を折り曲げるための仮の始点及び終点を上記第１の
   有向枝上に設けると仮定する手段とを有していることを
   特徴とする請求項５に記載のデータパス自動配置装置。
7. 【請求項７】 上記第３の手段は、 上記データパス論理回路における回路素子同士間の結線
   に対応して、該結線に信号を供給する一方の回路素子を
   始点とし、同結線から信号を受け取る他方の回路素子を
   終点とする重み付き有向枝を上記第２の有向枝として生
   成する手段と、 上記回路素子を積論理や和論理等の複数個の基本回路素
   子に展開する手段と、 上記基本回路素子同士間の結線に対応して、該結線に信
   号を供給する一方の基本回路素子を始点とし、同結線か
   ら信号を受け取る他方の基本回路素子を終点とする重み
   付き有向枝を上記第２の有向枝として生成する手段と、 第２の有向枝の重みに基づく優先順位を考慮しながらす
   べての第２の有向枝の長さの合計を最短にするという制
   約を満たすための評価を生成する手段とを有し、 上記第５の手段は、上記評価が加えられた配置評価を生
   成することを特徴とする請求項５に記載のデータパス自
   動配置装置。
8. 【請求項８】 上記第４の手段は、 上記データパス論理回路の一の回路素子を始点とするす
   べての第２の有向枝と、同データパス論理回路の他の回
   路素子を終点とするすべての第２の有向枝とが完全に一
   致する場合に両回路素子により上記回路素子群を構成す
   る手段と、 同一の回路素子群に属する回路素子を互いに隣接させる
   という制約を満たすための評価を生成する手段とを有
   し、 上記第５の手段は、上記評価が加えられた配置評価を生
   成することを特徴とする請求項５に記載のデータパス自
   動配置装置。