JPS63301544A - スタンダ−ドセル方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はスタンダードセルを用いた半導体集積回路に
係り、特に信号配線の幅をそこに流れる１流の大きさな
どに応じて設定するようにしたスタンダードセル方式の
半導体集積回路に関する。

（従来の技術） スタンダードセル方式の半導体集積回路は、スタンダー
ドセルと呼ばれる回銘プＤツクを予め用意しておき、こ
れらスタンダードセル相互間の配線パターンをコンピュ
ータを用いた自動設計により形成することにより、任意
の回路機能を持つ半導体集積回路（以下、ＩＣと称する
）が短時間で製造できるという利点を持っている。

第３図はこのようなスタンダードセル方式による従来の
ＩＣの一部のパターン平面図である。図において、１１
は複数のスタンダードセルが設けられたポリセルブロッ
ク、１２はこのポリセルブロック１１に対して電源電圧
を供給するための電源配線が全面に形成される電源配線
領域、１３は上記ポリセルブロック１１内の配線を他の
ポリセルブロック内配線と接続するための配線３１が設
けられたブロック間配線領域である。ブロック間配線領
域１３に形成された配＄！３１は上記電源配線領域１２
内を通過し、その端部はポリセルブロック１１内の配線
（図示せず）が接続された複数の各端子１５に接続され
ている。なお、電源配線領域１２内では、図示しない電
源配線が第１層目の導電ｔ＊層例えばアルミニウムで構
成されており、配線３１は第２層目の導電体層例えばア
ルミニウムで構成されている。

ところで、従来、上記電源配線領域１２とブロック間配
線領域１３に設けられた配線３１と、端子１５を介して
これらの配線と接続されたポリセルブロック１１内の配
線それぞれの配線幅１ニ一様に最少配線幅に設定されて
いる。

ところで、現在のＩＣ１特にＬＳＩではチップサイズが
大型化する傾向にあり、ブロック間配線領域１３の面積
も増大する傾向にある。このブロック間配線領ＩＪｉ！
１３の面積増大に伴ってブロック間配線領域１３におけ
る配線長が長くなるため、配線３１を最少線幅に設定す
ると不良が発生し易くなる。

この不良とは、第１に配線幅が狭くなることにより各配
線の持つ抵抗成分が増大し、各配線を軽由する信号に遅
れが生じることによる不良である。

第２に電流密度が轟くなり、配線導体のニレ９１〜口・
マイグレーションが発生することによる不良である。こ
のエレクトロ・マイグレーションによる不良については
、ＬＳＩの微細化が進むにつれ、デバイス表面の平坦化
のため配線の厚みも薄くなり、電流密度が高くなる一方
であるため、より光生じ易くなっている。

（発明が解決しようとする問題点） このように従来では、ポリセルブロック内、電源配線領
域内及びブロック間配置領域内に設けられる配線それぞ
れの幅が一様に最少配線幅に設定されているので、不良
が発生し易くなるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、配線に基づく不良の発生を低減する
ことができるスタンダードセル方式の半導体集積回路を
提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明のスタンダードセル方式の半導体集積回路は、
複数のスタンダードセルからなり等しい幅の複数の第１
の配線が形成されたポリセルブロックと、上記ポリセル
ブロックに隣接して設けられ上記ポリセルブロックに電
ａ電圧を供給するためのＩＩＩＩ配線及び上記ポリセル
ブロック内に形成された第１の配線と接続されこの第１
の配線と等価な幅の複数の第２の配線が設けられた電源
Ｆ３ｉ！線領域と、上記電源配線Ｗ４域に隣接して設け
られ上記ポリセルブロック相互間を接続する任意の幅を
有する複数の第３の配線が設けられたブロック間配線領
域とから構成されている。

（作用） この発明のスタンダードセル方式の半導体集積回路では
、ブロック間配線領域に設けられ、ポリセルブロック相
互間を接続する複数の第３の配線の幅を最少幅ではなく
そこに流れる電流などの条件に応じて任意の幅に設定す
ることにより、その配線の抵抗成分を減少させると共に
電流密度を低下せしめて従来の欠点を除去するようにし
たものである。

しかも、この発明のスタンダードセル方式の半導体集積
回路では、電源配線領域に設けられた複数の第２の配線
の前記ブロック間配線領域側での間隔が、ブロック間配
線領域に設けられた任意の。

幅を有する複数の第３の配線の間隔と整合するように電
源配線領域を用いて第２の配線の間隔を設定することに
より、ブロック間！’ｌｉ！１！頭域の占有面積を減少
せしめ、チップサイズの縮小化を実現したものである。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るスタンダードセル方式のＩＣの
一部のパターン平面図である。図において、１１は複数
のスタンダードセルが設けられたポリセルブロック、１
２はこのポリセルブロック１１に隣接して設けられ、ポ
リセルブロック１１に対して電源電圧を供給するための
？ｌｉ源配線が全面に形成される電源配Ｉｎ領域、１３
は上記電源配線領域１２に隣接して設けられ、上記ポリ
セルブロック１１内の配線を他のポリセルブロック内配
線と接続するための配線が設けられるブロック間配線領
域である。

上記ポリセルブロック１１内にはそれぞれ最少の幅に設
定された複数の配線１４が形成されており、これら配線
１４の端部はポリセルブロック１１の電源配線領域１２
との境界面付近に設【ノられた複数の端子１５にそれぞ
れ接続されている。

上記電源配線類［１２には、ポリセルブロック１１に対
して高電位側、低電位側のいずれか一方の電源電圧を供
給するための第１層目の導電体層例えばアルミニウムで
構成された図示しない電源配線が全面に設けられている
。

上記ブロック間配線１［１３には、上記ポリセルブロッ
ク１１内の配＄１１４を他のポリセルブロック内配線と
接続するための、第２層目の導電体層例えばアルミニウ
ムで構成された複数の配線１６が設けられている。これ
らの配線１６の幅は一様ではなく、その配線長、そこに
流れる電流密度などの条件に応じた任意の幅に設定され
ている。

また、上記電源配線ｙＡ域１２には、ポリセルブロック
１１に設けられた複数の配線１４と、ブロック間配線領
域１３に設けられた複数の配線１６それぞれとを接続す
るための複数の配線１７が設けられている。

上記配線１７は一端が上記端子１５に接続されたそれぞ
れ第２層目の導電体層例えばアルミニウムで構成されて
おり、これらの配＄１１１の上記ブロック間配線領域１
３側での間隔がブロック間配線領域１３に設けられた複
数の配線１６の間隔と整合するように、必要なものが途
中で折曲形成されている。

上記実施例のＩＣでは、ブロック間配線頭１４！１３の
面積が増大して配Ｉ！！１６の配線長が長くなったとし
ても、その配線長に応じて配線幅が設定されるため、従
来のような抵抗成分の増大による信号遅れに基づく不良
や、電流密度の上昇によるエレクトロ・マイグレーショ
ンに基づく不良の発生を低減することができる。

しかも上記実施例のＩＣでは、ブロック間配線領域１３
内の配線１６の幅を一様ではなく任意の幅に設定してい
るので、従来のように配線を直線的に設けたのでは配Ｉ
！１４と配線１Ｇとが接続できなくなってしまう。そこ
で、上記実施例では、配線１４と配線１６とを接続する
ため、配線１７のブロック間配線領［３側での間隔がブ
ロック間配線領域１３に設けられた複数の配線１６の間
隔と整合するように、必要なものを途中で折曲形成する
ようにしている。

これを、第４図に示すようにブロック間配線領域１３内
の配線１６の折曲形成によって実現しようとするとブロ
ック間配線領域１３の面積が大きくなり、チップサイズ
の縮小化が図れなくなる。

第２図はこの発明の第２の実施例によるＩＣの一部のパ
ターン平面図である。図において、２１はそれ自体でψ
体のＩＣと同様の機能を持つ機能ブロックである。なお
、このＲ能ブロック２１は上記第１図に示すポリセルブ
ロック１１、電源配線領域１２及びブロック間配線領域
１３が多数集合して構成されている。この実施例ではこ
のような機能ブロック２１が複数設けられたＩＣについ
ても、電源配線領域２２まで引き出された機能ブロック
２１内の配線２３と接続されるブロック間配線領域２４
の配線２５の幅を、各信号線の予想電流密度、予想配線
長から割りだした最適な値に設定するようにしたもので
ある。

この実施例においても、上記実施例の場合と同様にブロ
ック間配線領域２４の配線２５の抵抗成分の増大による
信号遅れに基づく不良や、電流密度の上昇によるエレク
トロ・マイグレーションに基づく不良の発生を低減する
ことができる。

［発明の効果］ 以上説明したようにこの発明によれば、配線に基づく不
良の発生を低減することができるスタンダードセル方式
の半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るスタンダードセル方式のＩＣの
一実施例による一部のパターン平面図、第２図はこの発
明の第２の実施例のパターン平面図、第３図は従来のＩ
Ｃの一部のパターン平面図、第４図は第１図の実施例を
説明するためのパターン平面図である。 １１・・・ポリセルブロック、１２・・・電源配線領域
、１３・・・ブロック間配線領域、１４．１６．１７・
・・配線端子、１５・・・端子、２１・・・機能ブロッ
ク、２２・・・１ｉｌｌＩ配線領域、２３、２５・・・
配線、２４・・・ブロック間配線領域。 出願人代理人　弁理士　鈴江武彦 第１　図 ツム 第２図

Claims (2)

【特許請求の範囲】
1. （１）複数のスタンダードセルからなり等しい幅の複数
   の第１の配線が形成されたポリセルブロックと、上記ポ
   リセルブロックに隣接して設けられ上記ポリセルブロッ
   クに電源電圧を供給するための電源配線及び上記ポリセ
   ルブロック内に形成された第１の配線と接続されこの第
   １の配線と等価な幅の複数の第２の配線が設けられた電
   源配線領域と、上記電源配線領域に隣接して設けられ上
   記ポリセルブロック相互間を接続する任意の幅を有する
   複数の第３の配線が設けられたブロック間配線領域とを
   具備したことを特徴とするスタンダードセル方式の半導
   体集積回路。
2. （２）前記電源配線領域に設けられた複数の第２の配線
   の前記ブロック間配線領域側での間隔が、ブロック間配
   線領域に設けられた任意の幅を有する複数の第３の配線
   の間隔と整合するように設定されている特許請求の範囲
   第１項に記載のスタンダードセル方式の半導体集積回路
   。