JPS613430A - 半導体装置 - Google Patents
半導体装置Info
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- JPS613430A JPS613430A JP59123215A JP12321584A JPS613430A JP S613430 A JPS613430 A JP S613430A JP 59123215 A JP59123215 A JP 59123215A JP 12321584 A JP12321584 A JP 12321584A JP S613430 A JPS613430 A JP S613430A
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- JP
- Japan
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- circuit
- clock
- driving
- faculty
- drive
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 239000004020 conductor Substances 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 230000000694 effects Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007812 deficiency Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 4
- 235000006732 Torreya nucifera Nutrition 0.000 description 1
- 244000111306 Torreya nucifera Species 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマスター・スライス設計の半導体装置に関し、
特に出カバソファ回路の配置構成に関するＯ （従来技術） 近年ディジタル半導体装置にはマスター・スライスの設
計思想で製造されることが多い。特に準専用集積回路で
は低価格化、小形化および高信頼性に大きく寄与するも
のとして注目されている。
特に出カバソファ回路の配置構成に関するＯ （従来技術） 近年ディジタル半導体装置にはマスター・スライスの設
計思想で製造されることが多い。特に準専用集積回路で
は低価格化、小形化および高信頼性に大きく寄与するも
のとして注目されている。
”ｆスター・スライス設計ではトランジスタその他の回
路素子および配線などは全て幾何学的に配置され設計基
準で許容される最小寸法が選択できるので、回路素子個
々の浮遊容量を小さくできるのが利点の一つである。従
って、クロック駆動回路の如き重い負荷を背負う回路の
配線インピーダンスを小さくできる利点があるが、その
反面ではその駆動能力が不足勝ちとなる欠点を生ずる。
路素子および配線などは全て幾何学的に配置され設計基
準で許容される最小寸法が選択できるので、回路素子個
々の浮遊容量を小さくできるのが利点の一つである。従
って、クロック駆動回路の如き重い負荷を背負う回路の
配線インピーダンスを小さくできる利点があるが、その
反面ではその駆動能力が不足勝ちとなる欠点を生ずる。
すなわち、１スター・スライス設計では全てのトランジ
スタ回路素子が作シ付けされているので、クロック駆動
回路の駆動能力も一義的に定まシ非常に小さなものにな
シ易く、クロック波形になまシが生じクロック動作を停
止する場合も生ずる。ここで駆動能力をあげようとする
と過大な駆動電流によシ雑音が発生し回路誤動作を誘発
する恐れがあらたに生まれ、またこの過大な駆動電流は
配線をのもの信頼性すら懸念させるようになる。これら
の問題はクロック駆動回路に使用するトランジスタ回路
素子数を増やせば解消するが、その分だけ下地素子の使
用率を低下せしめることとなシ、結局マスター・スライ
ス設計によるディジタル半導体装置では、クロック駆動
回路の如き重い負荷を背負う回路は駆動能力、雑音およ
び回路素子の使用率などの観点上最適条件が実現しにく
い状況にある。
スタ回路素子が作シ付けされているので、クロック駆動
回路の駆動能力も一義的に定まシ非常に小さなものにな
シ易く、クロック波形になまシが生じクロック動作を停
止する場合も生ずる。ここで駆動能力をあげようとする
と過大な駆動電流によシ雑音が発生し回路誤動作を誘発
する恐れがあらたに生まれ、またこの過大な駆動電流は
配線をのもの信頼性すら懸念させるようになる。これら
の問題はクロック駆動回路に使用するトランジスタ回路
素子数を増やせば解消するが、その分だけ下地素子の使
用率を低下せしめることとなシ、結局マスター・スライ
ス設計によるディジタル半導体装置では、クロック駆動
回路の如き重い負荷を背負う回路は駆動能力、雑音およ
び回路素子の使用率などの観点上最適条件が実現しにく
い状況にある。
（発明の目的）
本発明の目的は、上記の情況に鑑み、充分な駆動能力と
低雑音性および回路素子使用率の向上など最適条件のク
ロック駆動回路を備えたマスター・スライス配置の半導
体装置を提供することであるＯ （発明の構成） 本発明の半導体装置は、内部セル回路の負荷容量を超え
る能力に設定され且つ入力バッファ回路の出力信号を入
力し前記内部セル回路にクロック駆動信号を出力する接
続導体を備えた出力バッファ回路が基板の周辺領域に沿
って形成され、前記入力バッファ回路および内゛部セル
回路と共にマスター・スライス配置されることを含んで
構成される。
低雑音性および回路素子使用率の向上など最適条件のク
ロック駆動回路を備えたマスター・スライス配置の半導
体装置を提供することであるＯ （発明の構成） 本発明の半導体装置は、内部セル回路の負荷容量を超え
る能力に設定され且つ入力バッファ回路の出力信号を入
力し前記内部セル回路にクロック駆動信号を出力する接
続導体を備えた出力バッファ回路が基板の周辺領域に沿
って形成され、前記入力バッファ回路および内゛部セル
回路と共にマスター・スライス配置されることを含んで
構成される。
（発明の効果）
本発明によれば、出力バッファ回路は内部セル回路の負
荷容量以上に設定されそのクロック駆動回路を兼用する
よう作用する。通常、出力バッファ回路は外部駆動を行
う必要上大容量に設計されるのでクロック駆動回路との
兼用には何等の支障も生ぜず、充分な駆動電流を以って
内部セル回路をクロック駆動することができる。従って
内部セル回路の如何なる組合せに対しても駆動能力が不
足することもなく、下地素子の使用率を低下せしめるこ
ともなくマスター・スライス設計のもつ利点を最大限に
発揮せしめることが可能である。
荷容量以上に設定されそのクロック駆動回路を兼用する
よう作用する。通常、出力バッファ回路は外部駆動を行
う必要上大容量に設計されるのでクロック駆動回路との
兼用には何等の支障も生ぜず、充分な駆動電流を以って
内部セル回路をクロック駆動することができる。従って
内部セル回路の如何なる組合せに対しても駆動能力が不
足することもなく、下地素子の使用率を低下せしめるこ
ともなくマスター・スライス設計のもつ利点を最大限に
発揮せしめることが可能である。
またこの出力２２７７回路は基板の周辺領域に沿って形
成されるので、配線はこの広い領域を利用し所望の線幅
を自由に選択して形成することができる。従って兼用す
るクロック駆動回路の雑音特性を著しく向上せしめ得、
また配線インピーダンスをきわめて小ならしめ得る。以
下図面を用いて本発明の詳細な説明する。
成されるので、配線はこの広い領域を利用し所望の線幅
を自由に選択して形成することができる。従って兼用す
るクロック駆動回路の雑音特性を著しく向上せしめ得、
また配線インピーダンスをきわめて小ならしめ得る。以
下図面を用いて本発明の詳細な説明する。
（実施例の説明）
第１図は本発明半導体装置の一実施例を示す回路配置図
である。本実施例では基板１の周辺領域２に形成された
４個の出力バッファ回路３と、これと近接して配置され
た入力バッファ回路４と、マスター・スライス配置され
た内部セル回路５と、入力バッ７ア４の出力信号端子を
出力バッファ回路３の入力端子に接続す本接続導体６お
よび出力２２７７回路３の出力信号端子を内部セル５０
ノリツブ・フロップ回路のクロック端子に接続する接続
導体７とを含む。また一対の外部端子１および０はそれ
ぞれ半導体装置の入力端子および出力端子で、８は入力
クロック信号の接続導体である。
である。本実施例では基板１の周辺領域２に形成された
４個の出力バッファ回路３と、これと近接して配置され
た入力バッファ回路４と、マスター・スライス配置され
た内部セル回路５と、入力バッ７ア４の出力信号端子を
出力バッファ回路３の入力端子に接続す本接続導体６お
よび出力２２７７回路３の出力信号端子を内部セル５０
ノリツブ・フロップ回路のクロック端子に接続する接続
導体７とを含む。また一対の外部端子１および０はそれ
ぞれ半導体装置の入力端子および出力端子で、８は入力
クロック信号の接続導体である。
ここで、出力バッファ回路３の能力は外部駆動能力を含
め内部駆動に割当てられた内部セル回路５の負荷容量を
超えるように予かしめ設定される。
め内部駆動に割当てられた内部セル回路５の負荷容量を
超えるように予かしめ設定される。
元来、出力バッフ７回路は外部駆動を行う必要上大容量
の能力を持つように設計されるので内部セル回路の駆動
分を上積みさせることは容易である。
の能力を持つように設計されるので内部セル回路の駆動
分を上積みさせることは容易である。
従って接続導体８を通り入力バッファ回路４に入った入
力クロック信号は出力バッファ回路３で充分な駆動電流
を備えた出力クロック信号に変換され、割当てられた内
部セル回路５内の７リツプ・フロック回路を余裕を以っ
てクロック駆動することができる。この際出力バッファ
回路３は従来必要とされたクロック駆動回路の機能を兼
ねるよう作用し、且つ兎角不足勝ちな駆動能力不足の欠
点を抜本的に解決する。従って、従来用いられたクロッ
ク駆動回路は不要である。
力クロック信号は出力バッファ回路３で充分な駆動電流
を備えた出力クロック信号に変換され、割当てられた内
部セル回路５内の７リツプ・フロック回路を余裕を以っ
てクロック駆動することができる。この際出力バッファ
回路３は従来必要とされたクロック駆動回路の機能を兼
ねるよう作用し、且つ兎角不足勝ちな駆動能力不足の欠
点を抜本的に解決する。従って、従来用いられたクロッ
ク駆動回路は不要である。
また、との出力バッファ回路３は基板の周辺領域２に沿
って形成され接続導体６および７の配線幅をこの広い領
域を利用し幅広に選択して形成するととができるので、
従来問題とされたクロック駆動回路の雑音特性を著しく
改善し、且つ配線インピーダンスを効果的に小さくする
効果も生ずる。
って形成され接続導体６および７の配線幅をこの広い領
域を利用し幅広に選択して形成するととができるので、
従来問題とされたクロック駆動回路の雑音特性を著しく
改善し、且つ配線インピーダンスを効果的に小さくする
効果も生ずる。
ついでクロック駆動信号の遅延時間が著しく改善される
のも本発明半導体装置の顕著な効果の一つである。
のも本発明半導体装置の顕著な効果の一つである。
第２図（ａ）およびｔｂ＋は本発明半導体装置の出カバ
ソファ回路の負荷特性および立上がシ並びに立下がシの
時間特性をそれぞれ示す図であり、また第３図（ａ）お
よび（ｂｌは従来のクロック駆動回路の負荷特性および
立上がシ並びに立下がシの時間特性をそれぞれ示す図で
ある。
ソファ回路の負荷特性および立上がシ並びに立下がシの
時間特性をそれぞれ示す図であり、また第３図（ａ）お
よび（ｂｌは従来のクロック駆動回路の負荷特性および
立上がシ並びに立下がシの時間特性をそれぞれ示す図で
ある。
駆動すべき内部セル回路個数（Ｆ、０個数）を点線で示
すよりに４０個として、クロック信号の入力から駆動ま
での遅延の総計を両者について比較するとつぎのように
なる。
すよりに４０個として、クロック信号の入力から駆動ま
での遅延の総計を両者について比較するとつぎのように
なる。
一般に入カバソファ回路とクロック駆動回路の負荷特性
は等しいので、従来の駆動方式によるとクロック駆動回
路までの遅延は入力バッファ回路による遅延時間Ｉｎｓ
とクロック駆動回路の遅延時間τ４Ｑｎｓとの和で４１
ｎｓとな９、更に内部セル回路の７リツ７°・７０ツ
ク回路への立上がりτｌおよび立下がシτ２の各遅延時
間を求めるとそれぞれ５Ｑｎｓおよび２５ ｎｓとなる
。これに対する本発明の駆動方式では第２図（ａ）の負
荷特性図から直ちに・分るように１人カバッファ回路４
によるｌｎｓに出力バッフ７回路３による１７．５ｎｓ
を加えた僅か１８．５’ｎｓの遅延に止まシ、従来駆動
方式の４ｉｎｓから２０．５ｎｓも改善される。同様に
フリップ会フロッ７゛回路への立上がシτｌおよび立下
がシτ２の各遅延時間も２５ｎｓおよび１２．５ｎｓと
な夛、それぞれ２５ｎｓおよび１２．５ｎＳの改善を見
る。
は等しいので、従来の駆動方式によるとクロック駆動回
路までの遅延は入力バッファ回路による遅延時間Ｉｎｓ
とクロック駆動回路の遅延時間τ４Ｑｎｓとの和で４１
ｎｓとな９、更に内部セル回路の７リツ７°・７０ツ
ク回路への立上がりτｌおよび立下がシτ２の各遅延時
間を求めるとそれぞれ５Ｑｎｓおよび２５ ｎｓとなる
。これに対する本発明の駆動方式では第２図（ａ）の負
荷特性図から直ちに・分るように１人カバッファ回路４
によるｌｎｓに出力バッフ７回路３による１７．５ｎｓ
を加えた僅か１８．５’ｎｓの遅延に止まシ、従来駆動
方式の４ｉｎｓから２０．５ｎｓも改善される。同様に
フリップ会フロッ７゛回路への立上がシτｌおよび立下
がシτ２の各遅延時間も２５ｎｓおよび１２．５ｎｓと
な夛、それぞれ２５ｎｓおよび１２．５ｎＳの改善を見
る。
以上詳細に説明したように、本発明半導体装置は出力３
２７７回路に内部セル回路のクロック駆動機能を兼備さ
せ且つ基板周辺に沿って配置したので、従来不足勝ちで
あったクロック駆動能力を大幅に改善し雑音の発生を軽
減し得るのみならずマスター・スライス配置の効率化が
一層改善されるほかクロック駆動信号の遅延特性を顕著
に改善し得るなど大なる効果を有するものである。
２７７回路に内部セル回路のクロック駆動機能を兼備さ
せ且つ基板周辺に沿って配置したので、従来不足勝ちで
あったクロック駆動能力を大幅に改善し雑音の発生を軽
減し得るのみならずマスター・スライス配置の効率化が
一層改善されるほかクロック駆動信号の遅延特性を顕著
に改善し得るなど大なる効果を有するものである。
第１図は本発明半導体装置の一実施例を示す回路配置図
、第２図（ａＪおよびｔｂ＋は本発明半導体装置の出力
バッフ７回路の負荷特性および立上がシ並びに立下がシ
の時間特性をそれぞれ示す図、第３図（ａ）および（ｂ
Ｊは従来のクロック駆動回路の負荷特性および立上がシ
並びに立下が９の時間特性をそれぞれ示す図である。 １・・・基板、２・基板の周辺領域、３・出カバソファ
回路、４・・・入力バッファ回路、５・・・内部セル回
路、６，７．８・・・接続導体、■・・・入力端子、０
・・・出力端子。 茅 ／ 図 Ｆ、θ〆四ン （ａ＞ ＃＋ ２Ｊ ｆｆｄ ＃）
６１５ノア、ρ（情１） Ｆ、θ（イ６９）
、第２図（ａＪおよびｔｂ＋は本発明半導体装置の出力
バッフ７回路の負荷特性および立上がシ並びに立下がシ
の時間特性をそれぞれ示す図、第３図（ａ）および（ｂ
Ｊは従来のクロック駆動回路の負荷特性および立上がシ
並びに立下が９の時間特性をそれぞれ示す図である。 １・・・基板、２・基板の周辺領域、３・出カバソファ
回路、４・・・入力バッファ回路、５・・・内部セル回
路、６，７．８・・・接続導体、■・・・入力端子、０
・・・出力端子。 茅 ／ 図 Ｆ、θ〆四ン （ａ＞ ＃＋ ２Ｊ ｆｆｄ ＃）
６１５ノア、ρ（情１） Ｆ、θ（イ６９）
Claims (1)
- 内部セル回路の負荷容量を超える能力に設定され且つ入
力バッファ回路の出力信号を入力し前記内部セル回路に
クロック駆動信号を出力する接続導体を備えた出力バッ
ファ回路が基板の周辺領域に沿って形成され、前記入力
バッファ回路および内部セル回路と共にマスター・スラ
イス配置されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123215A JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123215A JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613430A true JPS613430A (ja) | 1986-01-09 |
| JPH0523071B2 JPH0523071B2 (ja) | 1993-03-31 |
Family
ID=14855048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123215A Granted JPS613430A (ja) | 1984-06-15 | 1984-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613430A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313517A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | ゲ−トアレ−回路 |
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| US5631434A (en) * | 1989-10-11 | 1997-05-20 | Yamaha Corporation | Filtering apparatus for an electronic musical instrument |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112048A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Master slice type semiconductor integrated circuit device |
-
1984
- 1984-06-15 JP JP59123215A patent/JPS613430A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112048A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Master slice type semiconductor integrated circuit device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313517A (ja) * | 1986-07-04 | 1988-01-20 | Nec Corp | ゲ−トアレ−回路 |
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| US5631434A (en) * | 1989-10-11 | 1997-05-20 | Yamaha Corporation | Filtering apparatus for an electronic musical instrument |
| USRE38003E1 (en) * | 1989-10-11 | 2003-02-25 | Yamaha Corporation | Filtering apparatus for an electronic musical instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0523071B2 (ja) | 1993-03-31 |
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