JPS63207149A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPS63207149A JPS63207149A JP62040702A JP4070287A JPS63207149A JP S63207149 A JPS63207149 A JP S63207149A JP 62040702 A JP62040702 A JP 62040702A JP 4070287 A JP4070287 A JP 4070287A JP S63207149 A JPS63207149 A JP S63207149A
- Authority
- JP
- Japan
- Prior art keywords
- load driving
- output
- driving force
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体集積回路装置に関し、特に異な
る負荷駆動力をもつ出力バッファ回路を有するＭＯＳ型
半導体集積回路装置に関する。
る負荷駆動力をもつ出力バッファ回路を有するＭＯＳ型
半導体集積回路装置に関する。
従来、この種のＭＯＳ型半導体集積回路装置は、負荷駆
動力の異なる出力バッファ回路を混在させて構成するの
に、第２図（ａ）、（ｂ）に示すように、ソース・ドレ
インを形成するＰ型及びＮ型の拡散層２．．３．と、こ
れらＰ型及びＮ型の拡散ＪＷ２．，３．上にそれぞれ形
成されたゲート電極４と、ソースまたはドレインと接続
する出力電極６とを備えたＰ型及びＮ型のトランジスタ
を、それぞれ並列接続しかつ相補形に接続したときに使
用する最大の負荷駆動力が得られるだけそれぞれ配列し
てこれを基本単位とし、使用する負荷駆動力が小さいと
きは第２図（ａ）に示ように並列接続するトランジスタ
の数を少なくし、使用する負荷駆動力が大きいときは第
２図（ｂ）に示すように並列接続するトランジスタの数
を多くして使用する構成となっていた。
動力の異なる出力バッファ回路を混在させて構成するの
に、第２図（ａ）、（ｂ）に示すように、ソース・ドレ
インを形成するＰ型及びＮ型の拡散層２．．３．と、こ
れらＰ型及びＮ型の拡散ＪＷ２．，３．上にそれぞれ形
成されたゲート電極４と、ソースまたはドレインと接続
する出力電極６とを備えたＰ型及びＮ型のトランジスタ
を、それぞれ並列接続しかつ相補形に接続したときに使
用する最大の負荷駆動力が得られるだけそれぞれ配列し
てこれを基本単位とし、使用する負荷駆動力が小さいと
きは第２図（ａ）に示ように並列接続するトランジスタ
の数を少なくし、使用する負荷駆動力が大きいときは第
２図（ｂ）に示すように並列接続するトランジスタの数
を多くして使用する構成となっていた。
上述した従来のＭＯＳ型半導体集積回路装置は、出力バ
ッファ回路の基本単位が最大の負荷駆動力を有し、使用
する負荷駆動力に応じ並列接続するトランジスタの数を
変える構成となっているので、負荷駆動力の小さな出力
バッファ回路が必要なときには拡散層等の使用しない無
駄な部分が生ずるという欠点があ゛る。
ッファ回路の基本単位が最大の負荷駆動力を有し、使用
する負荷駆動力に応じ並列接続するトランジスタの数を
変える構成となっているので、負荷駆動力の小さな出力
バッファ回路が必要なときには拡散層等の使用しない無
駄な部分が生ずるという欠点があ゛る。
また、出力配線の幅が一定なため、負荷駆動力が大きく
なると、高い周波性で動作させたときＡｌ製の出力配線
にマイグレーションが生じ出力配線が切断することがあ
るという欠点がある。
なると、高い周波性で動作させたときＡｌ製の出力配線
にマイグレーションが生じ出力配線が切断することがあ
るという欠点がある。
本発明の目的は、拡散層等の使用しない無駄な部分を除
去することができ、負荷駆動力が大きく高い周波数で動
作させてもマイグレーションによる出力配線の切断が防
止できるＭＯ９Ｏ９型半導体集積回路装置供することに
ある。
去することができ、負荷駆動力が大きく高い周波数で動
作させてもマイグレーションによる出力配線の切断が防
止できるＭＯ９Ｏ９型半導体集積回路装置供することに
ある。
本発明のＭＯＳ型半導体集積回路装置は、ソース・ドレ
インを形成する拡散層と、この拡散層上に形成されたゲ
ート電極と、前記ソースまたはドレインと接続する出力
電極とを備えたトランジスタを少なくとも１つ含み、前
記ゲート電極の長手方向に配列されそれぞれ所定の負荷
駆動力をもつ複数の単位バッファ回路と、使用する負荷
駆動力の大きさに応じ前記単位バッファ回路を単独また
は複数個並列接続するための各ゲート電極に接続するゲ
ート配線及び入力配線並びに各出力電極に接続する出力
配線とを有している。
インを形成する拡散層と、この拡散層上に形成されたゲ
ート電極と、前記ソースまたはドレインと接続する出力
電極とを備えたトランジスタを少なくとも１つ含み、前
記ゲート電極の長手方向に配列されそれぞれ所定の負荷
駆動力をもつ複数の単位バッファ回路と、使用する負荷
駆動力の大きさに応じ前記単位バッファ回路を単独また
は複数個並列接続するための各ゲート電極に接続するゲ
ート配線及び入力配線並びに各出力電極に接続する出力
配線とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図である。
単位バッファ回路１０は、ソース・ドレインを形成する
Ｐ型及びＮ型の拡散層２，３と、これら拡散層２，３上
にそれぞれ形成されたゲート電極４と、ソースまたはド
レインと接続する出力電極６とを備えたＰ型及びＮ型の
トランジスタをそれぞれ３個づつ有し、これらＰ型及び
Ｎ型のトランジスタをそれぞれ並列接続し、かつ相補形
に接続して使用する最低の負荷駆動力が得られる構成と
なっている。
Ｐ型及びＮ型の拡散層２，３と、これら拡散層２，３上
にそれぞれ形成されたゲート電極４と、ソースまたはド
レインと接続する出力電極６とを備えたＰ型及びＮ型の
トランジスタをそれぞれ３個づつ有し、これらＰ型及び
Ｎ型のトランジスタをそれぞれ並列接続し、かつ相補形
に接続して使用する最低の負荷駆動力が得られる構成と
なっている。
また、単位バッファ回路１０は、ゲート電極４の長手方
向に複数個配列され、使用する負荷駆動力の大きさに応
じ、単独または複数個並列接続して使用される。
向に複数個配列され、使用する負荷駆動力の大きさに応
じ、単独または複数個並列接続して使用される。
第１図には左側から、単位バッファ回路１０を２個並列
接続して使用する場合、単独使用する場合、３個並列接
続して使用する場合の例が示されている。また、これら
それぞれの単独または並列接続は、ゲート電極４と接続
するゲート配線４゜と、ゲート電極４と接続する入力配
線５と、出力電極６と接続する出力配線６１〜６ｃとに
より構成される。
接続して使用する場合、単独使用する場合、３個並列接
続して使用する場合の例が示されている。また、これら
それぞれの単独または並列接続は、ゲート電極４と接続
するゲート配線４゜と、ゲート電極４と接続する入力配
線５と、出力電極６と接続する出力配線６１〜６ｃとに
より構成される。
従って、単位バッファ回路１０は使用する最低の負荷駆
動力が得られる構成となっているので、拡散層２．３等
を使用しない無駄な部分が発生しない。また、負荷駆動
力が大きい場合は、出力配線６ａ〜６ｃの幅を単位バッ
ファ回路１０の接続数に合わせて変えることができるの
で、マイグレーションによる出力配線６ａ〜６ｏの断線
を防止することができる。
動力が得られる構成となっているので、拡散層２．３等
を使用しない無駄な部分が発生しない。また、負荷駆動
力が大きい場合は、出力配線６ａ〜６ｃの幅を単位バッ
ファ回路１０の接続数に合わせて変えることができるの
で、マイグレーションによる出力配線６ａ〜６ｏの断線
を防止することができる。
以上説明したように本発明は、使用する最低の負荷駆動
力を有する単位バッファ回路を、ゲート電極の長手方向
に複数個配列し、使用する負荷駆動力に応じて単独また
は複数個並列接続する構成とすることにより、拡散層等
を使用しない無駄な部分を除去することができ、また、
負荷駆動力が大きく高い周波数で動作させる場合でもマ
イグレーションによる出力配線の断線を防止することが
できる効果がある。
力を有する単位バッファ回路を、ゲート電極の長手方向
に複数個配列し、使用する負荷駆動力に応じて単独また
は複数個並列接続する構成とすることにより、拡散層等
を使用しない無駄な部分を除去することができ、また、
負荷駆動力が大きく高い周波数で動作させる場合でもマ
イグレーションによる出力配線の断線を防止することが
できる効果がある。
第１図は本発明の一実施例を示す平面図、第２図は従来
のＭＯＳ型半導体集積回路装置の一例を示す平面図であ
る。 １・・・半導体基板、２，２１・・・Ｐ型の拡散層、３
．３．・・・Ｎ型の拡散層、４・・・ゲート電極、４ａ
・・・ゲート配線、５．５ａ、５ｂ・・・入力配線、６
・・・出力電極、６．〜６ｅ・・・出力配線、１０・・
・単ベツファ回路。
のＭＯＳ型半導体集積回路装置の一例を示す平面図であ
る。 １・・・半導体基板、２，２１・・・Ｐ型の拡散層、３
．３．・・・Ｎ型の拡散層、４・・・ゲート電極、４ａ
・・・ゲート配線、５．５ａ、５ｂ・・・入力配線、６
・・・出力電極、６．〜６ｅ・・・出力配線、１０・・
・単ベツファ回路。
Claims (1)
- ソース・ドレインを形成する拡散層と、この拡散層上
に形成されたゲート電極と、前記ソースまたはドレイン
と接続する出力電極とを備えたトランジスタを少なくと
も１つ含み、前記ゲート電極の長手方向に配列されそれ
ぞれ所定の負荷駆動力をもつ複数の単位バッファ回路と
、使用する負荷駆動力の大きさに応じ前記単位バッファ
回路を単独または複数個並列接続するための各ゲート電
極に接続するゲート配線及び入力配線並びに各出力電極
に接続する出力配線とを有することを特徴とするＭＯＳ
型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040702A JPS63207149A (ja) | 1987-02-23 | 1987-02-23 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62040702A JPS63207149A (ja) | 1987-02-23 | 1987-02-23 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207149A true JPS63207149A (ja) | 1988-08-26 |
Family
ID=12587906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62040702A Pending JPS63207149A (ja) | 1987-02-23 | 1987-02-23 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63207149A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
| US6281529B1 (en) | 1995-10-31 | 2001-08-28 | Fujitsu Limited | Semiconductor device having optimized input/output cells |
-
1987
- 1987-02-23 JP JP62040702A patent/JPS63207149A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05175497A (ja) * | 1991-12-25 | 1993-07-13 | Nec Corp | 半導体トランジスタチップ |
| US6281529B1 (en) | 1995-10-31 | 2001-08-28 | Fujitsu Limited | Semiconductor device having optimized input/output cells |
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