JPH0793356B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH0793356B2 JPH0793356B2 JP60161880A JP16188085A JPH0793356B2 JP H0793356 B2 JPH0793356 B2 JP H0793356B2 JP 60161880 A JP60161880 A JP 60161880A JP 16188085 A JP16188085 A JP 16188085A JP H0793356 B2 JPH0793356 B2 JP H0793356B2
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、半導体集積回路技術さらには論理集積回路
における入出力部の構成に適用して特に有効な技術に関
し、例えばマスタスライス法により構成されるゲートア
レイに利用して有効な技術に関する。
における入出力部の構成に適用して特に有効な技術に関
し、例えばマスタスライス法により構成されるゲートア
レイに利用して有効な技術に関する。
［背景技術］ 従来のゲートアレイは、第４図に示すように入出力バッ
ファ領域10が基本セル列６への配線のための端子点7,入
力バッファや出力バッファの初段を構成するための小信
号用トランジスタ群４及びLSIチップ１からパッケージ
側端子への接続点であるボンディングパッド２が一体と
なって構成されていた、しかしこのような構成では入出
力バッファ領域10内のトランジスタの組合せが限定さ
れ，実現できる入出力バッファの機能に制約が生じる。
ファ領域10が基本セル列６への配線のための端子点7,入
力バッファや出力バッファの初段を構成するための小信
号用トランジスタ群４及びLSIチップ１からパッケージ
側端子への接続点であるボンディングパッド２が一体と
なって構成されていた、しかしこのような構成では入出
力バッファ領域10内のトランジスタの組合せが限定さ
れ，実現できる入出力バッファの機能に制約が生じる。
つまり、論理LSIでは、通常の入力バッファの他にシュ
ミットトリガ回路等他の機能回路が必要となることであ
る。しかしながら、必要に応じて入力バッファとシュミ
ットトリガ回路のいずれの回路をも選択できるようにす
るため、各入出力バッファ領域内にそれぞれ入力バッフ
ァを構成する素子とシュミットトリガ回路を構成する素
子とをすべて設けておくようにすると、回路の占有面積
が非常に大きくなってしまうとともに、無駄な素子数も
多くなる。
ミットトリガ回路等他の機能回路が必要となることであ
る。しかしながら、必要に応じて入力バッファとシュミ
ットトリガ回路のいずれの回路をも選択できるようにす
るため、各入出力バッファ領域内にそれぞれ入力バッフ
ァを構成する素子とシュミットトリガ回路を構成する素
子とをすべて設けておくようにすると、回路の占有面積
が非常に大きくなってしまうとともに、無駄な素子数も
多くなる。
そこで、同一の素子群を配線をかえるだけで入力バッフ
ァまたはシュミットトリガ回路に構成できるようにして
おくことによって、入力バッファ回路とシュミットトリ
ガ回路とで互いに一部の素子を共用し、これにより、入
力回路を構成するのに必要な素子数を減らし、占有面積
を減少できるようにした発明も提案されている（特願昭
58−144975号）。
ァまたはシュミットトリガ回路に構成できるようにして
おくことによって、入力バッファ回路とシュミットトリ
ガ回路とで互いに一部の素子を共用し、これにより、入
力回路を構成するのに必要な素子数を減らし、占有面積
を減少できるようにした発明も提案されている（特願昭
58−144975号）。
しかしながら、この方法は、シュミットトリガ回路に構
成しなかった部分では入力バッファ領域内に使用されな
いで残ってしまう素子がある。また、この方法は、これ
を適用しても各ボンディングパッドに接続されるのが出
力バッファまたは入力回路のいずれか一方であるため、
入力端子として使用されるパッドに対応するバッファ領
域では、出力バッファを構成する素子が一切使用されな
いで残ってしまう、従って、素子の使用効率が悪く結局
占有面積も充分に低減されないという不都合がる。
成しなかった部分では入力バッファ領域内に使用されな
いで残ってしまう素子がある。また、この方法は、これ
を適用しても各ボンディングパッドに接続されるのが出
力バッファまたは入力回路のいずれか一方であるため、
入力端子として使用されるパッドに対応するバッファ領
域では、出力バッファを構成する素子が一切使用されな
いで残ってしまう、従って、素子の使用効率が悪く結局
占有面積も充分に低減されないという不都合がる。
［発明の目的］ この発明の目的は、入出力バッファ領域の占有面積をあ
まり増大させることなく、入出力回路の機能を強化させ
ることができるような半導体集積回路技術を提供するこ
とにある。
まり増大させることなく、入出力回路の機能を強化させ
ることができるような半導体集積回路技術を提供するこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、入出力バッファ領域内を小信号用トランジス
タ形成領域と出力用トランジスタ形成領域とに分割し、
これらをボンディングパッド列のような外部接続用電極
列と直交する方向に並べて設け、かつ両者の間に配線チ
ャネル領域（配線形成領域）を設けることにより、隣接
する複数の入出力バッファ領域の素子を使って所望の機
能を有する入出力回路を構成できるようにして、使用さ
れないで残る素子の数を大幅に減らし、これによって、
入出力バッファ領域の占有面積をあまり増大させること
なく、入出力回路の機能を強化させることができるよう
にするという上記目的を達成するものである。
タ形成領域と出力用トランジスタ形成領域とに分割し、
これらをボンディングパッド列のような外部接続用電極
列と直交する方向に並べて設け、かつ両者の間に配線チ
ャネル領域（配線形成領域）を設けることにより、隣接
する複数の入出力バッファ領域の素子を使って所望の機
能を有する入出力回路を構成できるようにして、使用さ
れないで残る素子の数を大幅に減らし、これによって、
入出力バッファ領域の占有面積をあまり増大させること
なく、入出力回路の機能を強化させることができるよう
にするという上記目的を達成するものである。
［実施例］ 第１図には、本発明をCMOSゲートアレイに適用した場合
の入出力バッファ領域のレイアウト方式の一実施例が示
されている。
の入出力バッファ領域のレイアウト方式の一実施例が示
されている。
この実施例では、LSIチップ１の周縁に沿って互いに適
当な間隔をおいて形成されたボンディングパッド2,2,…
…の内側に、これらのパッド列と直交する方向に沿っ
て、出力用トランジスタ形成領域３と、入力バッファや
出力バッファの初段を構成するための小信号用トランジ
スタ形成領域４とが設けられている。これらのトランジ
スタ形成領域３および４は、各ボンディングパッド２に
対応してそれぞれ設けられている。
当な間隔をおいて形成されたボンディングパッド2,2,…
…の内側に、これらのパッド列と直交する方向に沿っ
て、出力用トランジスタ形成領域３と、入力バッファや
出力バッファの初段を構成するための小信号用トランジ
スタ形成領域４とが設けられている。これらのトランジ
スタ形成領域３および４は、各ボンディングパッド２に
対応してそれぞれ設けられている。
そして、上記各出力用トランジスタ形成領域３と小信号
用トランジスタ形成領域４との間には、配線チャネル領
域５が設けられている。なお、図において、６は内部ロ
ジック部を構成するための基本回路セルが連続的に配設
されてなる基本セル列である。
用トランジスタ形成領域４との間には、配線チャネル領
域５が設けられている。なお、図において、６は内部ロ
ジック部を構成するための基本回路セルが連続的に配設
されてなる基本セル列である。
上記出力トランジスタ形成領域３内には、駆動力の大き
な出力バッファ（CMOSインバータ）を構成するため、比
較的素子寸法の大きな一対の相補型MOSFETQp1,Qn1と、
サージ電圧をカットする入力保護用のクランプダイオー
ドQcとが設れられている。
な出力バッファ（CMOSインバータ）を構成するため、比
較的素子寸法の大きな一対の相補型MOSFETQp1,Qn1と、
サージ電圧をカットする入力保護用のクランプダイオー
ドQcとが設れられている。
また、小信号用トランジスタ形成領域４内には、小信号
を扱うインバータを構成可能な最も素子寸法の小さなMO
SFETQp2,Qn2と、このMOSFETQp2,On2により構成されるCM
OSインバータGsよりも駆動力が大きく、かつ上記MOSFET
Qp1とQn1とからなる出力用CMOSインバータGLよりも駆動
力の小さなCMOSインバータGMを構成可能な２組のMOSFET
Qp3,Qn3とQp4,Qn4とがそれぞれ設けられている。
を扱うインバータを構成可能な最も素子寸法の小さなMO
SFETQp2,Qn2と、このMOSFETQp2,On2により構成されるCM
OSインバータGsよりも駆動力が大きく、かつ上記MOSFET
Qp1とQn1とからなる出力用CMOSインバータGLよりも駆動
力の小さなCMOSインバータGMを構成可能な２組のMOSFET
Qp3,Qn3とQp4,Qn4とがそれぞれ設けられている。
従って、この実施例においては、上記配線チャネル領域
５を使って、隣接する２つの入出力バッファ領域内の適
当な素子間を接続するような配線を形成してやることに
より、例えば第２図（Ａ）に示すような入力バッファは
もちろん、同図（Ｃ）に示す出力バッファや同図（Ｂ）
に示すようなシュミットトリガ回路等種々の機能を有す
る入出力回路を構成してやることができる。
５を使って、隣接する２つの入出力バッファ領域内の適
当な素子間を接続するような配線を形成してやることに
より、例えば第２図（Ａ）に示すような入力バッファは
もちろん、同図（Ｃ）に示す出力バッファや同図（Ｂ）
に示すようなシュミットトリガ回路等種々の機能を有す
る入出力回路を構成してやることができる。
さらに、第２図（Ｃ）に点線で示すように出力用インバ
ータGLと並列に、隣接するバッファ領域内の出力用イン
バータQL′を接続してやることにより、２倍の駆動力を
有する出力バッファを構成してやることもできる。
ータGLと並列に、隣接するバッファ領域内の出力用イン
バータQL′を接続してやることにより、２倍の駆動力を
有する出力バッファを構成してやることもできる。
第３図には、２つの入出力バッファ領域内の素子を使っ
てシュミットトリガ回路と駆動力の大きな出力バッファ
を構成する場合の配線方式の一例が示されている。この
ように接続を行なえば、各バッファ領域内に設けられて
いる素子をすべて使用することになるため、素子の使用
効率が良くなる。
てシュミットトリガ回路と駆動力の大きな出力バッファ
を構成する場合の配線方式の一例が示されている。この
ように接続を行なえば、各バッファ領域内に設けられて
いる素子をすべて使用することになるため、素子の使用
効率が良くなる。
以上説明したように、各トランジスタ形成領域3,4間に
配線チンネル領域５設けたことにより、入出力回路の機
能がかなり強化される。しかも、この実施例に従うと、
使用されないで残る素子数が少ないので、配線チャネル
領域５を新たに設けたとしても、同じような機能強化を
図るべく予め余分な素子を設けておく方法に比べてチッ
プ全体の占有面積は少なくて済む。
配線チンネル領域５設けたことにより、入出力回路の機
能がかなり強化される。しかも、この実施例に従うと、
使用されないで残る素子数が少ないので、配線チャネル
領域５を新たに設けたとしても、同じような機能強化を
図るべく予め余分な素子を設けておく方法に比べてチッ
プ全体の占有面積は少なくて済む。
特に、ゲートアレイでは、入出力ピンおよびボンディン
グパッドが数十〜数百個設けられるため、限られたチッ
プ内にこれらのパッドを配設する場合、パッド間隔はボ
ンディング技術によって可能な最小ピッチにされる。そ
して、このようにして決定されたパッドの間隔に対応し
て入出力バッファ領域の幅が決定されるので、入出力バ
ッファ領域の幅はあまり広くすることができない。従っ
て、予め各入出力バッファ領域内に必要な素子をすべて
形成しておくよりも、配線チャネル領域を設けて隣接す
るバッファ領域間で素子を共用して使うようにした方
が、レイアウト設計が容易になるとともに、全体として
の占有面積も小さくなると考えられる。
グパッドが数十〜数百個設けられるため、限られたチッ
プ内にこれらのパッドを配設する場合、パッド間隔はボ
ンディング技術によって可能な最小ピッチにされる。そ
して、このようにして決定されたパッドの間隔に対応し
て入出力バッファ領域の幅が決定されるので、入出力バ
ッファ領域の幅はあまり広くすることができない。従っ
て、予め各入出力バッファ領域内に必要な素子をすべて
形成しておくよりも、配線チャネル領域を設けて隣接す
るバッファ領域間で素子を共用して使うようにした方
が、レイアウト設計が容易になるとともに、全体として
の占有面積も小さくなると考えられる。
なお、上記実施例では、入力回路として入力バッファの
他にシュミットトリガ回路を構成したものを示したが、
この他にも小信号用トランジスタ領域内の素子を使って
NANDゲート回路やNORゲート回路等を構成することも容
易にできる。
他にシュミットトリガ回路を構成したものを示したが、
この他にも小信号用トランジスタ領域内の素子を使って
NANDゲート回路やNORゲート回路等を構成することも容
易にできる。
［効果］ 入出力バッファ領域内を小信号用トランジスタ形成領域
と出力用トランジスタ形成領域とに分割し、これらをボ
ンディングパッド列と直交する方向に並べて設け、かつ
両者の間に配線チャネル領域を設けるようにしたので、
隣接する複数の入出力バッファ領域の素子を使って所望
の機能を有する入出力回路を構成できる。即ち、一の入
出力バッファ領域における小信号用トランジスタ形成領
域に、配線形成領域の配線を介して、他の単数若しくは
複数の入出力バッファ領域における出力用トランジスタ
形成領域を接続し、当該一の入出力バッファ領域の外部
接続用電極に対応して出力バッファを形成し、更に、前
記他の単数若しくは複数の夫々の入出力バッファ領域に
おける小信号用トランジスタ形成領域には夫々の電極パ
ッドに対応する入力回路を形成する。したがって、使用
されないで残る素子の数を大幅に減らし、これによっ
て、入出力バッファ領域の占有面積をあまり増大させる
ことなく、入出力回路の機能を強化させることができる
という効果がある。
と出力用トランジスタ形成領域とに分割し、これらをボ
ンディングパッド列と直交する方向に並べて設け、かつ
両者の間に配線チャネル領域を設けるようにしたので、
隣接する複数の入出力バッファ領域の素子を使って所望
の機能を有する入出力回路を構成できる。即ち、一の入
出力バッファ領域における小信号用トランジスタ形成領
域に、配線形成領域の配線を介して、他の単数若しくは
複数の入出力バッファ領域における出力用トランジスタ
形成領域を接続し、当該一の入出力バッファ領域の外部
接続用電極に対応して出力バッファを形成し、更に、前
記他の単数若しくは複数の夫々の入出力バッファ領域に
おける小信号用トランジスタ形成領域には夫々の電極パ
ッドに対応する入力回路を形成する。したがって、使用
されないで残る素子の数を大幅に減らし、これによっ
て、入出力バッファ領域の占有面積をあまり増大させる
ことなく、入出力回路の機能を強化させることができる
という効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば小信号用トランジ
スタ形成領域内に設けられる素子は、上記実施例のよう
に３個のインバータを形成するのに必要な数に限定され
るものでなく、２個あるいは４個以上のインバータを構
成可能な数であってもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば小信号用トランジ
スタ形成領域内に設けられる素子は、上記実施例のよう
に３個のインバータを形成するのに必要な数に限定され
るものでなく、２個あるいは４個以上のインバータを構
成可能な数であってもよい。
［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるCMOSゲートアレイに
適用してものについて説明したが、それに限定されるも
のではなく、この発明はバイポーラ型ゲートアレイその
他マスタスライス法により形成される論理集積回路一般
に利用することができる。
をその背景となった利用分野であるCMOSゲートアレイに
適用してものについて説明したが、それに限定されるも
のではなく、この発明はバイポーラ型ゲートアレイその
他マスタスライス法により形成される論理集積回路一般
に利用することができる。
第１図は、本発明をCMOSゲートレアに適用した場合の一
実施例を示すレイアウト構成図、 第２図（Ａ）〜（Ｃ）は、上記実施例の入出力バッファ
領域において形成可能な入出力回路の例を示す回路構成
図、 第３図は、上記実施例の入出力バッファ領域内の配線方
法の一例を示す説明図、 第４図は、従来のCMOSゲートアレイにおける入出力バッ
ファ領域の構成例を示す説明図である。 １……LSIチップ、２……ボンディングパッド、３……
出力用トランジスタ形成領域、４……小信号用トランジ
スタ形成領域、５……配線形成領域（配線チャネル領
域）、６……基本セル列、10……入出力バッファ領域。
実施例を示すレイアウト構成図、 第２図（Ａ）〜（Ｃ）は、上記実施例の入出力バッファ
領域において形成可能な入出力回路の例を示す回路構成
図、 第３図は、上記実施例の入出力バッファ領域内の配線方
法の一例を示す説明図、 第４図は、従来のCMOSゲートアレイにおける入出力バッ
ファ領域の構成例を示す説明図である。 １……LSIチップ、２……ボンディングパッド、３……
出力用トランジスタ形成領域、４……小信号用トランジ
スタ形成領域、５……配線形成領域（配線チャネル領
域）、６……基本セル列、10……入出力バッファ領域。
Claims (2)
- 【請求項１】チップに配置された複数個の外部接続用電
極に一対一対応で複数個の入出力バッファ領域が並設さ
れ、それら入出力バッファ領域が基本セル列の領域に接
続されて成る論理集積回路であって、 前記各々の入出力バッファ領域は、相対的に前記外部接
続用電極に近い位置を以て相対的に寸法の大きな出力用
トランジスタが複数個形成された出力用トランジスタ形
成領域と、当該出力用トランジスタ形成領域から離間さ
れ相対的に前記基本セル列の領域に近い位置を以て上記
出力用トランジスタよりも寸法の小さな小信号用トラン
ジスタが複数個形成された小信号用トランジスタ形成領
域とを備え、 前記並設された複数個の入出力バッファ領域における前
記出力用トランジスタ形成領域の列と前記小信号用トラ
ンジスタ形成領域の列との間には配線形成領域が設けら
れ、 隣接する２個の所定の入出力バッファ領域には、２個の
出力用トランジスタ領域にまたがり１個の外部接続用電
極に接続された出力回路と、２個の小信号用トランジス
タ領域にまたがり別の外部接続用電極に接続された入力
回路とが形成され、上記出力回路は、双方の入出力バッ
ファ領域の出力用トランジスタと一方の入出力バッファ
領域の一部の小信号用トランジスタとが前記配線形成領
域を介して接続されて成り、上記入力回路は、上記一方
の入出力バッファ領域の残りの小信号用トランジスタと
他の入出力バッファ領域の小信号用トランジスタとが前
記配線領域を介して接続されて成るものであることを特
徴とする論理集積回路。 - 【請求項２】前記入力回路は、シュミットトリガ回路で
あることを特徴とする特許請求の範囲第１項記載の論理
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161880A JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161880A JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223618A JPS6223618A (ja) | 1987-01-31 |
| JPH0793356B2 true JPH0793356B2 (ja) | 1995-10-09 |
Family
ID=15743740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161880A Expired - Fee Related JPH0793356B2 (ja) | 1985-07-24 | 1985-07-24 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793356B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5725945A (en) * | 1993-04-23 | 1998-03-10 | Hitachi Maxell, Ltd. | Magnetic recording medium having a fluorinated block polymeric lubricant |
| JP3237304B2 (ja) * | 1993-05-31 | 2001-12-10 | 富士通株式会社 | 半導体集積回路 |
| DE102011122110B4 (de) * | 2011-12-22 | 2023-05-25 | Polyic Gmbh & Co. Kg | Bedienvorrichtung mit Anzeigeeinrichtung und Tastfeldeinrichtung, sowie Mehrschichtkörper zur Bereitstellung einer Tastfeldfunktionalität |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220948A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置 |
| JPS6095935A (ja) * | 1983-10-31 | 1985-05-29 | Fujitsu Ltd | ゲ−トアレイ集積回路装置 |
-
1985
- 1985-07-24 JP JP60161880A patent/JPH0793356B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223618A (ja) | 1987-01-31 |
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