JP3237304B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
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Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ基本回路
（トランジスタ基本セル）を行列状に規則的に配置して
構成される半導体集積回路、いわゆるゲートアレイ（ga
te array）に関する。
（トランジスタ基本セル）を行列状に規則的に配置して
構成される半導体集積回路、いわゆるゲートアレイ（ga
te array）に関する。
【０００２】
【従来の技術】図５は、ゲートアレイを使用して構成さ
れる半導体集積回路（ＩＣ）の一例の要部を示す回路図
である。
れる半導体集積回路（ＩＣ）の一例の要部を示す回路図
である。
【０００３】図中、１はチップ本体、２は出力回路、３
は信号伝送線路、４は信号伝送線路３の特性インピーダ
ンスに整合させるようにした終端抵抗、５は電圧ＶＴ
Ｔ、例えば、−２［Ｖ］が印加されるＶＴＴ電圧線であ
る。
は信号伝送線路、４は信号伝送線路３の特性インピーダ
ンスに整合させるようにした終端抵抗、５は電圧ＶＴ
Ｔ、例えば、−２［Ｖ］が印加されるＶＴＴ電圧線であ
る。
【０００４】また、出力回路２において、６は出力バッ
ファ部であり、差動増幅回路により構成されている。こ
こに、７は高電圧側の電源電圧ＶＣＣ、例えば、０
［Ｖ］が印加されるＶＣＣ電源線、８は低電圧側の電源
電圧ＶＥＥ、例えば、−５.２［Ｖ］が印加されるＶＥ
Ｅ電源線である。
ファ部であり、差動増幅回路により構成されている。こ
こに、７は高電圧側の電源電圧ＶＣＣ、例えば、０
［Ｖ］が印加されるＶＣＣ電源線、８は低電圧側の電源
電圧ＶＥＥ、例えば、−５.２［Ｖ］が印加されるＶＥ
Ｅ電源線である。
【０００５】また、９、１０はＮＰＮトランジスタから
なる駆動トランジスタ、Ｓは駆動トランジスタ９のゲー
トに供給される信号、／Ｓは信号Ｓと反転関係にある信
号、１１は定電流源回路、１２、１３はそれぞれ駆動ト
ランジスタ９、１０の負荷をなす抵抗である。
なる駆動トランジスタ、Ｓは駆動トランジスタ９のゲー
トに供給される信号、／Ｓは信号Ｓと反転関係にある信
号、１１は定電流源回路、１２、１３はそれぞれ駆動ト
ランジスタ９、１０の負荷をなす抵抗である。
【０００６】また、１４はＮＰＮトランジスタからなる
出力トランジスタ、１５はパッド（電極）である。
出力トランジスタ、１５はパッド（電極）である。
【０００７】このような半導体集積回路を構成するため
のゲートアレイに汎用性を持たせるためには、出力回路
２の出力パワーにバリエーションを持たせ、処理スピー
ドを選択できるように構成することが必要となる。
のゲートアレイに汎用性を持たせるためには、出力回路
２の出力パワーにバリエーションを持たせ、処理スピー
ドを選択できるように構成することが必要となる。
【０００８】この場合、出力レベル（パッド１５のレベ
ル）は、出力回路２の出力パワーの大きさには関係な
く、一定の値、即ち、Ｌレベル（ロウレベル）の場合で
あれば、例えば、−１.７［Ｖ］、Ｈレベル（ハイレベ
ル）の場合であれば、例えば、−０.９［Ｖ］になるよ
うに調整、設定できるようにすることが必要となる。
ル）は、出力回路２の出力パワーの大きさには関係な
く、一定の値、即ち、Ｌレベル（ロウレベル）の場合で
あれば、例えば、−１.７［Ｖ］、Ｈレベル（ハイレベ
ル）の場合であれば、例えば、−０.９［Ｖ］になるよ
うに調整、設定できるようにすることが必要となる。
【０００９】この点について、まず、出力レベル＝Ｌレ
ベルの場合について考える。即ち、どのようにすれば、
出力回路２の出力パワーの大きさに関係なく、出力レベ
ルのうち、Ｌレベルを一定値に調整、設定することがで
きるかを検討する。
ベルの場合について考える。即ち、どのようにすれば、
出力回路２の出力パワーの大きさに関係なく、出力レベ
ルのうち、Ｌレベルを一定値に調整、設定することがで
きるかを検討する。
【００１０】ここに、出力レベル＝Ｌレベルの場合にお
けるパッド１５の電圧（Ｌレベル電圧）ＶOLは、抵抗１
３の抵抗値をＲ13、定電流源回路１１に流れる電流をＩ
CS、出力トランジスタ１４のベース・エミッタ間電圧を
ＶBEとすると、Ｖ0L＝ＶＣＣ−Ｒ13・ＩCS−ＶBEとな
る。
けるパッド１５の電圧（Ｌレベル電圧）ＶOLは、抵抗１
３の抵抗値をＲ13、定電流源回路１１に流れる電流をＩ
CS、出力トランジスタ１４のベース・エミッタ間電圧を
ＶBEとすると、Ｖ0L＝ＶＣＣ−Ｒ13・ＩCS−ＶBEとな
る。
【００１１】したがって、Ｒ13＝（ＶＣＣ−ＶBE−
Ｖ0L）／ＩCSとなるようにすれば、出力パワーに関係な
く、即ち、電流ＩCSが変わっても、Ｌレベル電圧ＶOLに
ついては、一定値とすることができる。
Ｖ0L）／ＩCSとなるようにすれば、出力パワーに関係な
く、即ち、電流ＩCSが変わっても、Ｌレベル電圧ＶOLに
ついては、一定値とすることができる。
【００１２】例えば、ＶＣＣ＝０［Ｖ］、ＶBE＝０.８
［Ｖ］、ＶOL＝−１.７［Ｖ］の場合、Ｒ13＝（ＶＣＣ
−ＶBE−ＶOL）／ＩCS＝［０−０.８−（−１.７）］／
ＩCS＝０.９／ＩCSとすれば、ＩCSの値が変わっても、
Ｌレベル電圧ＶOLについては、一定値＝−１.７［Ｖ］
とすることができる。
［Ｖ］、ＶOL＝−１.７［Ｖ］の場合、Ｒ13＝（ＶＣＣ
−ＶBE−ＶOL）／ＩCS＝［０−０.８−（−１.７）］／
ＩCS＝０.９／ＩCSとすれば、ＩCSの値が変わっても、
Ｌレベル電圧ＶOLについては、一定値＝−１.７［Ｖ］
とすることができる。
【００１３】いま、出力回路２の出力パワーを、Ｌパワ
ー（低パワー：ロウパワー）、Ｍパワー（中パワー：ミ
ドルパワー）、Ｈパワー（高パワー：ハイパワー）の３
種類とする。
ー（低パワー：ロウパワー）、Ｍパワー（中パワー：ミ
ドルパワー）、Ｈパワー（高パワー：ハイパワー）の３
種類とする。
【００１４】この場合、Ｌパワー、Ｍパワー、Ｈパワー
の場合における定電流源回路１１の電流ＩCSをそれぞれ
４、８、１６［ｍＡ］とすると、Ｌレベル電圧ＶOLを一
定値＝−１.７［Ｖ］とするために必要とされる抵抗１
３の抵抗値Ｒ13は、表１に示すようになる。
の場合における定電流源回路１１の電流ＩCSをそれぞれ
４、８、１６［ｍＡ］とすると、Ｌレベル電圧ＶOLを一
定値＝−１.７［Ｖ］とするために必要とされる抵抗１
３の抵抗値Ｒ13は、表１に示すようになる。
【００１５】
【表１】
【００１６】次に、出力レベル＝Ｈレベルの場合を考え
る。即ち、どのようにすれば、出力回路２の出力パワー
の大きさによらず、出力レベルのうち、Ｈレベルを一定
値にすることができるかを考える。
る。即ち、どのようにすれば、出力回路２の出力パワー
の大きさによらず、出力レベルのうち、Ｈレベルを一定
値にすることができるかを考える。
【００１７】ここに、出力レベル＝Ｈレベルの場合の出
力電流Ｉ0は、出力レベル＝Ｈレベルの場合のパッド１
５の電圧（Ｈレベル電圧）をＶOH（−０.９［Ｖ］）、
終端抵抗４の抵抗値をＲ4（５０［Ω］）とすると、Ｉ0
＝（ＶOH−ＶＴＴ）／Ｒ4＝［−０.９−（−２.０）］
／５０＝０.０２２［Ａ］＝２２［ｍＡ］となる。
力電流Ｉ0は、出力レベル＝Ｈレベルの場合のパッド１
５の電圧（Ｈレベル電圧）をＶOH（−０.９［Ｖ］）、
終端抵抗４の抵抗値をＲ4（５０［Ω］）とすると、Ｉ0
＝（ＶOH−ＶＴＴ）／Ｒ4＝［−０.９−（−２.０）］
／５０＝０.０２２［Ａ］＝２２［ｍＡ］となる。
【００１８】したがって、この場合、出力トランジスタ
１４のベース電流ＩBは、この出力トランジスタ１４の
電流増幅率をｈfe（＝１００）とすれば、ＩB＝Ｉ0／ｈ
fe＝０.０２２／１００＝０.０００２２［Ａ］＝０.２
２［ｍＡ］となる。
１４のベース電流ＩBは、この出力トランジスタ１４の
電流増幅率をｈfe（＝１００）とすれば、ＩB＝Ｉ0／ｈ
fe＝０.０２２／１００＝０.０００２２［Ａ］＝０.２
２［ｍＡ］となる。
【００１９】この結果、このベース電流ＩBによる抵抗
１３の電圧降下ΔＶ13は、各出力パワーについて、表２
に示すようになり、それぞれ異なる値をとる。
１３の電圧降下ΔＶ13は、各出力パワーについて、表２
に示すようになり、それぞれ異なる値をとる。
【００２０】
【表２】
【００２１】この例では、Ｌパワーと、Ｈパワーとで、
抵抗１３の電圧降下ΔＶ13に約３８［ｍＶ］の差がでて
いる。この電圧降下ΔＶ13の差は、そのまま、ノード１
６のレベルの差と見えてしまい、このままでは、Ｈレベ
ル電圧ＶOHは、出力パワーにより異なる値を持つことに
なってしまう。
抵抗１３の電圧降下ΔＶ13に約３８［ｍＶ］の差がでて
いる。この電圧降下ΔＶ13の差は、そのまま、ノード１
６のレベルの差と見えてしまい、このままでは、Ｈレベ
ル電圧ＶOHは、出力パワーにより異なる値を持つことに
なってしまう。
【００２２】この不都合を解消し、出力回路２の出力パ
ワーの大きさに関係なく、Ｈレベル電圧ＶOHを一定値に
調整、設定する方法として、出力トランジスタ１４のベ
ース・エミッタ間電圧ＶBEを出力パワーごとに異なるよ
うに調整、設定する方法がある。
ワーの大きさに関係なく、Ｈレベル電圧ＶOHを一定値に
調整、設定する方法として、出力トランジスタ１４のベ
ース・エミッタ間電圧ＶBEを出力パワーごとに異なるよ
うに調整、設定する方法がある。
【００２３】ここに、ＮＰＮトランジスタのＪE（エミ
ッタ電流密度）−ＶBE特性は図６に示すようになり、Ｎ
ＰＮトランジスタにおいては、エミッタ電流密度ＪEが
２倍になると、ベース・エミッタ間電圧ＶBEは約２０
［ｍＶ］大きくなるという特性がある。
ッタ電流密度）−ＶBE特性は図６に示すようになり、Ｎ
ＰＮトランジスタにおいては、エミッタ電流密度ＪEが
２倍になると、ベース・エミッタ間電圧ＶBEは約２０
［ｍＶ］大きくなるという特性がある。
【００２４】このＮＰＮトランジスタのＪE−ＶBE特性
からして、前述した、Ｌパワーの場合における抵抗１３
の電圧降下ΔＶ13と、Ｈパワーの場合における抵抗１３
の電圧降下ΔＶ13との差である約３８［ｍＶ］の電圧
は、エミッタ電流密度ＪEでいえば、約４倍の差に相当
する。
からして、前述した、Ｌパワーの場合における抵抗１３
の電圧降下ΔＶ13と、Ｈパワーの場合における抵抗１３
の電圧降下ΔＶ13との差である約３８［ｍＶ］の電圧
は、エミッタ電流密度ＪEでいえば、約４倍の差に相当
する。
【００２５】したがって、出力パワー＝Ｈパワーである
場合における出力トランジスタ１４のエミッタ電流密度
を、出力パワー＝Ｌパワーである場合における出力トラ
ンジスタ１４のエミッタ電流密度の４倍に設定すること
ができれば、出力パワーがＨパワーの場合であっても、
Ｌパワーの場合であっても、Ｈレベル電圧ＶOHを一定値
に調整、設定することができる。
場合における出力トランジスタ１４のエミッタ電流密度
を、出力パワー＝Ｌパワーである場合における出力トラ
ンジスタ１４のエミッタ電流密度の４倍に設定すること
ができれば、出力パワーがＨパワーの場合であっても、
Ｌパワーの場合であっても、Ｈレベル電圧ＶOHを一定値
に調整、設定することができる。
【００２６】即ち、出力トランジスタ１４を構成するた
めのＮＰＮトランジスタとして、エミッタの面積を異に
するＬパワー用のトランジスタ、Ｍパワー用のトランジ
スタ、Ｈパワー用のトランジスタを用意し、これらを選
択して使用できるようにしておくことによって、出力パ
ワーがＬパワーの場合であっても、Ｍパワーの場合であ
っても、Ｈパワーの場合であっても、Ｈレベル電圧の値
を一定値に調整、設定することができる。
めのＮＰＮトランジスタとして、エミッタの面積を異に
するＬパワー用のトランジスタ、Ｍパワー用のトランジ
スタ、Ｈパワー用のトランジスタを用意し、これらを選
択して使用できるようにしておくことによって、出力パ
ワーがＬパワーの場合であっても、Ｍパワーの場合であ
っても、Ｈパワーの場合であっても、Ｈレベル電圧の値
を一定値に調整、設定することができる。
【００２７】なお、この場合、Ｌパワー用の出力トラン
ジスタは、エミッタの面積を最も大きく形成され、Ｈパ
ワー用の出力トランジスタはエミッタの面積を最も小さ
く形成され、Ｍパワー用の出力トランジスタは、エミッ
タの面積をＬパワー用の出力トランジスタのエミッタの
面積とＨパワー用の出力トランジスタのエミッタの面積
との中間の大きさに形成される。
ジスタは、エミッタの面積を最も大きく形成され、Ｈパ
ワー用の出力トランジスタはエミッタの面積を最も小さ
く形成され、Ｍパワー用の出力トランジスタは、エミッ
タの面積をＬパワー用の出力トランジスタのエミッタの
面積とＨパワー用の出力トランジスタのエミッタの面積
との中間の大きさに形成される。
【００２８】このように、出力パワーにバリエーション
を持たせると、その数に相当する出力トランジスタが必
要となるが、従来のゲートアレイにおいては、１個の出
力回路を構成するために、例えば、１個の出力バッファ
部と、３個の出力トランジスタと、１個のパッドとを設
けるようにする場合、これら出力バッファ部と、出力ト
ランジスタと、パッドとを図７に示すように、配置させ
ていた。
を持たせると、その数に相当する出力トランジスタが必
要となるが、従来のゲートアレイにおいては、１個の出
力回路を構成するために、例えば、１個の出力バッファ
部と、３個の出力トランジスタと、１個のパッドとを設
けるようにする場合、これら出力バッファ部と、出力ト
ランジスタと、パッドとを図７に示すように、配置させ
ていた。
【００２９】図中、１７はチップの素子形成面の一辺、
１８、１９は出力バッファ部、２０、２１はＬパワー用
の出力トランジスタ、２２、２３はＭパワー用の出力ト
ランジスタ、２４、２５はＨパワー用の出力トランジス
タ、２６、２７はパッドである。
１８、１９は出力バッファ部、２０、２１はＬパワー用
の出力トランジスタ、２２、２３はＭパワー用の出力ト
ランジスタ、２４、２５はＨパワー用の出力トランジス
タ、２６、２７はパッドである。
【００３０】なお、出力トランジスタ２０〜２５におい
て、Ｃはコレクタ、Ｂはベース、Ｅはエミッタである。
また、２８〜３０は、図面上、便宜的に使用した破断線
である。
て、Ｃはコレクタ、Ｂはベース、Ｅはエミッタである。
また、２８〜３０は、図面上、便宜的に使用した破断線
である。
【００３１】ここに、図８は、図７のＡ−Ａ線に沿った
断面図であり、出力トランジスタ２０の断面構造を示し
ている。なお、他の出力トランジスタ２１〜２５も、同
様に構成されている。
断面図であり、出力トランジスタ２０の断面構造を示し
ている。なお、他の出力トランジスタ２１〜２５も、同
様に構成されている。
【００３２】図中、３１はＰ型シリコン基板、３２はコ
レクタをなすＮ層、３３はベースをなすＰ層、３４、３
５はエミッタをなすＮ層、３６〜４７は絶縁層である。
レクタをなすＮ層、３３はベースをなすＰ層、３４、３
５はエミッタをなすＮ層、３６〜４７は絶縁層である。
【００３３】また、４８、４９はＮ層（コレクタ）３２
とのコンタクトを図るための窓、いわゆるコレクタ窓、
５０〜５２はＰ層（ベース）３３とのコンタクトを図る
ための窓、いわゆるベース窓、５３、５４はＮ層（エミ
ッタ）３４、３５とのコンタクトを図るための窓、いわ
ゆるエミッタ窓である。
とのコンタクトを図るための窓、いわゆるコレクタ窓、
５０〜５２はＰ層（ベース）３３とのコンタクトを図る
ための窓、いわゆるベース窓、５３、５４はＮ層（エミ
ッタ）３４、３５とのコンタクトを図るための窓、いわ
ゆるエミッタ窓である。
【００３４】ここに、図７において、出力トランジスタ
２０、２２、２４は、出力バッファ部１８に対応して設
けられており、パッド２６は、出力トランジスタ２０、
２２、２４に対応して設けられている。
２０、２２、２４は、出力バッファ部１８に対応して設
けられており、パッド２６は、出力トランジスタ２０、
２２、２４に対応して設けられている。
【００３５】また、出力トランジスタ２１、２３、２５
は、出力バッファ部１９に対応して設けられており、パ
ッド２７は、出力トランジスタ２１、２３、２５に対応
して設けられている。
は、出力バッファ部１９に対応して設けられており、パ
ッド２７は、出力トランジスタ２１、２３、２５に対応
して設けられている。
【００３６】即ち、出力バッファ部１８と、出力トラン
ジスタ２０、２２、２４のいずれかの出力トランジスタ
と、パッド２６とで１個の出力回路を構成することがで
きるようにされている。
ジスタ２０、２２、２４のいずれかの出力トランジスタ
と、パッド２６とで１個の出力回路を構成することがで
きるようにされている。
【００３７】また、出力バッファ部１９と、出力トラン
ジスタ２１、２３、２５のいずれかの出力トランジスタ
と、パッド２７とで別の１個の出力回路を構成すること
ができるようにされている。
ジスタ２１、２３、２５のいずれかの出力トランジスタ
と、パッド２７とで別の１個の出力回路を構成すること
ができるようにされている。
【００３８】
【発明が解決しようとする課題】ここに、図７に示すゲ
ートアレイにおいては、出力トランジスタ２０、２２、
２４をパッド２６に近接するチップの素子形成面の辺１
７に平行に、即ち、出力バッファ部１８及びパッド２６
の配列方向と直交する方向に配列させている。
ートアレイにおいては、出力トランジスタ２０、２２、
２４をパッド２６に近接するチップの素子形成面の辺１
７に平行に、即ち、出力バッファ部１８及びパッド２６
の配列方向と直交する方向に配列させている。
【００３９】また、出力トランジスタ２１、２３、２５
についても、これらをパッド２７に近接するチップの素
子形成面の辺１７に平行に、即ち、出力バッファ部１９
及びパッド２７の配列方向と直交する方向に配列させて
いる。
についても、これらをパッド２７に近接するチップの素
子形成面の辺１７に平行に、即ち、出力バッファ部１９
及びパッド２７の配列方向と直交する方向に配列させて
いる。
【００４０】このように、従来のゲートアレイにおいて
は、１個の出力回路を構成するために、複数個の出力ト
ランジスタを設けておく場合、これら複数個の出力トラ
ンジスタを、対応するパッドに近接するチップの素子形
成面の辺に平行に、即ち、対応する出力バッファ部及び
パッドの配列方向と直交する方向に配列させていた。
は、１個の出力回路を構成するために、複数個の出力ト
ランジスタを設けておく場合、これら複数個の出力トラ
ンジスタを、対応するパッドに近接するチップの素子形
成面の辺に平行に、即ち、対応する出力バッファ部及び
パッドの配列方向と直交する方向に配列させていた。
【００４１】このため、パッドの間隔（例えば、パッド
２６と、パッド２７との間隔）が大きくなるようにレイ
アウトしなければならず、チップ面積の増大を招いてし
まうという問題点があった。
２６と、パッド２７との間隔）が大きくなるようにレイ
アウトしなければならず、チップ面積の増大を招いてし
まうという問題点があった。
【００４２】本発明は、かかる点に鑑み、１個の出力回
路を構成するために、複数個の出力トランジスタを設け
ておく場合においても、パッドの間隔を狭くでき、チッ
プ面積の縮小化を図ることができると共に、電源線を効
率的に配線することができるようにした半導体集積回路
を提供することを目的とする。
路を構成するために、複数個の出力トランジスタを設け
ておく場合においても、パッドの間隔を狭くでき、チッ
プ面積の縮小化を図ることができると共に、電源線を効
率的に配線することができるようにした半導体集積回路
を提供することを目的とする。
【００４３】
【課題を解決するための手段】本発明は、出力バッファ
部と、エミッタの面積を異にする複数個の出力トランジ
スタと、パッドとを有し、前記出力バッファ部と、前記
複数個の出力トランジスタの一部又は全部の出力トラン
ジスタと、前記パッドとで、出力回路を構成することが
できるように構成される半導体集積回路において、前記
出力バッファ部と、前記複数個の出力トランジスタと、
前記パッドとは、前記パッドに近接するチップの素子形
成面の辺と直交する方向に略一列に配列され、前記複数
個の出力トランジスタは、エミッタの面積が小さい出力
トランジスタほど、前記パッドに近い位置に配置されて
いるというものである。
部と、エミッタの面積を異にする複数個の出力トランジ
スタと、パッドとを有し、前記出力バッファ部と、前記
複数個の出力トランジスタの一部又は全部の出力トラン
ジスタと、前記パッドとで、出力回路を構成することが
できるように構成される半導体集積回路において、前記
出力バッファ部と、前記複数個の出力トランジスタと、
前記パッドとは、前記パッドに近接するチップの素子形
成面の辺と直交する方向に略一列に配列され、前記複数
個の出力トランジスタは、エミッタの面積が小さい出力
トランジスタほど、前記パッドに近い位置に配置されて
いるというものである。
【００４４】
【作用】本発明においては、出力回路を構成するために
設けられる出力バッファ部と、複数個の出力トランジス
タと、パッドとは、パッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列されるので、出力
トランジスタが１個の場合と同様に、パッド間の間隔を
狭くすることができ、チップ面積の縮小化を図ることが
できる。また、複数個の出力トランジスタは、エミッタ
の面積が小さい出力トランジスタほど、パッドに近い位
置に配置されるので、電源線を効率的に配線することが
できる。
設けられる出力バッファ部と、複数個の出力トランジス
タと、パッドとは、パッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列されるので、出力
トランジスタが１個の場合と同様に、パッド間の間隔を
狭くすることができ、チップ面積の縮小化を図ることが
できる。また、複数個の出力トランジスタは、エミッタ
の面積が小さい出力トランジスタほど、パッドに近い位
置に配置されるので、電源線を効率的に配線することが
できる。
【００４５】
【実施例】以下、図１〜図４を参照して、本発明の第１
実施例及び第２実施例について説明する。
実施例及び第２実施例について説明する。
【００４６】（第１実施例・・図１〜図３） 図１は本発明の第１実施例の要部を示す概略的平面図で
あり、チップの素子形成面の一部分の平面を概略的に示
している。
あり、チップの素子形成面の一部分の平面を概略的に示
している。
【００４７】図中、８３はチップの素子形成面の一辺、
８４、８５は出力バッファ部であり、これら出力バッフ
ァ部８４、８５は、定電流源回路を構成するために設け
られている複数個の抵抗を選択して使用することによ
り、Ｌパワー、Ｍパワー又はＨパワーの出力バッファ部
として調整、設定できるように構成されている。
８４、８５は出力バッファ部であり、これら出力バッフ
ァ部８４、８５は、定電流源回路を構成するために設け
られている複数個の抵抗を選択して使用することによ
り、Ｌパワー、Ｍパワー又はＨパワーの出力バッファ部
として調整、設定できるように構成されている。
【００４８】また、８６、８７はＬパワー用の出力トラ
ンジスタ、８８、８９はＭパワー用の出力トランジス
タ、９０、９１はＨパワー用の出力トランジスタ、９
２、９３はパッドである。
ンジスタ、８８、８９はＭパワー用の出力トランジス
タ、９０、９１はＨパワー用の出力トランジスタ、９
２、９３はパッドである。
【００４９】なお、これら出力トランジスタ８６〜９１
は、辺８３に平行な線（図示せず）に沿った断面構造を
図８に示す出力トランジスタ２０とほぼ同様に構成され
ている。なお、９４〜９６は、図面上、便宜的に使用し
た破断線である。
は、辺８３に平行な線（図示せず）に沿った断面構造を
図８に示す出力トランジスタ２０とほぼ同様に構成され
ている。なお、９４〜９６は、図面上、便宜的に使用し
た破断線である。
【００５０】また、出力トランジスタ８６〜９１は、図
上、Ｘ方向のサイズを同一とし、Ｙ方向のサイズが異な
るように構成されている。即ち、Ｌパワー用の出力トラ
ンジスタ８６、８７はエミッタの面積を最も大きく構成
され、Ｙ方向のサイズを最も大きく構成されている。
上、Ｘ方向のサイズを同一とし、Ｙ方向のサイズが異な
るように構成されている。即ち、Ｌパワー用の出力トラ
ンジスタ８６、８７はエミッタの面積を最も大きく構成
され、Ｙ方向のサイズを最も大きく構成されている。
【００５１】また、Ｈパワー用の出力トランジスタ９
０、９１はエミッタの面積を最も小さく構成され、Ｙ方
向のサイズを最も小さく構成されている。
０、９１はエミッタの面積を最も小さく構成され、Ｙ方
向のサイズを最も小さく構成されている。
【００５２】また、Ｍパワー用の出力トランジスタ８
８、８９は、そのエミッタの面積をＬパワー用の出力ト
ランジスタ８６、８７のエミッタの面積と、Ｈパワー用
の出力トランジスタ９０、９１のエミッタの面積との中
間の大きさに構成されている。
８、８９は、そのエミッタの面積をＬパワー用の出力ト
ランジスタ８６、８７のエミッタの面積と、Ｈパワー用
の出力トランジスタ９０、９１のエミッタの面積との中
間の大きさに構成されている。
【００５３】ここに、出力トランジスタ８６、８８、９
０は、出力バッファ部８４に対応して設けられており、
パッド９２は、出力トランジスタ８６、８８、９０に対
応して設けられている。
０は、出力バッファ部８４に対応して設けられており、
パッド９２は、出力トランジスタ８６、８８、９０に対
応して設けられている。
【００５４】また、出力トランジスタ８７、８９、９１
は、出力バッファ部８５に対応して設けられており、パ
ッド９３は、出力トランジスタ８７、８９、９１に対応
して設けられている。
は、出力バッファ部８５に対応して設けられており、パ
ッド９３は、出力トランジスタ８７、８９、９１に対応
して設けられている。
【００５５】即ち、出力バッファ部８４と、出力トラン
ジスタ８６、８８、９０のいずれかの出力トランジスタ
と、パッド９２とで、１個の出力回路を構成することが
できるようにされている。
ジスタ８６、８８、９０のいずれかの出力トランジスタ
と、パッド９２とで、１個の出力回路を構成することが
できるようにされている。
【００５６】また、出力バッファ部８５と、出力トラン
ジスタ８７、８９、９１のいずれかの出力トランジスタ
と、パッド９３とで、別の１個の出力回路を構成するこ
とができるようにされている。
ジスタ８７、８９、９１のいずれかの出力トランジスタ
と、パッド９３とで、別の１個の出力回路を構成するこ
とができるようにされている。
【００５７】ここに、この第１実施例においては、出力
バッファ部８４と、出力トランジスタ８６、８８、９０
と、パッド９２とは、パッド９２に近接するチップの素
子形成面の辺８３と直交する方向に略一列に配列されて
いる。
バッファ部８４と、出力トランジスタ８６、８８、９０
と、パッド９２とは、パッド９２に近接するチップの素
子形成面の辺８３と直交する方向に略一列に配列されて
いる。
【００５８】また、出力バッファ部８５と、出力トラン
ジスタ８７、８９、９１と、パッド９３も、チップの素
子形成面の辺８３と直交する方向に略一列に配列されて
いる。したがって、パッド９２と、パッド９３との間隔
を狭くすることができる。
ジスタ８７、８９、９１と、パッド９３も、チップの素
子形成面の辺８３と直交する方向に略一列に配列されて
いる。したがって、パッド９２と、パッド９３との間隔
を狭くすることができる。
【００５９】このように、この第１実施例によれば、１
個の出力回路を構成するために設けられる１個の出力バ
ッファ部と、複数個の出力トランジスタと、１個のパッ
ドとを、この１個のパッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列するとしているの
で、出力トランジスタが１個の場合と同様に、パッドの
間隔を狭くし、チップ面積の縮小化を図ることができ
る。
個の出力回路を構成するために設けられる１個の出力バ
ッファ部と、複数個の出力トランジスタと、１個のパッ
ドとを、この１個のパッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列するとしているの
で、出力トランジスタが１個の場合と同様に、パッドの
間隔を狭くし、チップ面積の縮小化を図ることができ
る。
【００６０】また、この第１実施例においては、エミッ
タの面積が小さい出力トランジスタほど、パッドに近い
位置に配置するように構成しているので、例えば、出力
バッファ部８４をＨパワーとして設定した場合には、図
２に示すように、ＶＣＣ電源線９７を配線することがで
きる。
タの面積が小さい出力トランジスタほど、パッドに近い
位置に配置するように構成しているので、例えば、出力
バッファ部８４をＨパワーとして設定した場合には、図
２に示すように、ＶＣＣ電源線９７を配線することがで
きる。
【００６１】即ち、必要とされるＨパワー用の出力トラ
ンジスタ９０は別として、不要とされるＬパワー用の出
力トランジスタ８６及びＭパワー用の出力トランジスタ
８８はＶＣＣ電源線９７の下方に位置させることができ
るので、出力バッファ部８４に比較的大きな電流を供給
し得るように、出力バッファ部８４の部分のＶＣＣ電源
線９７Ａが幅広になるように、ＶＣＣ電源線９７を効率
的に配線することができる。
ンジスタ９０は別として、不要とされるＬパワー用の出
力トランジスタ８６及びＭパワー用の出力トランジスタ
８８はＶＣＣ電源線９７の下方に位置させることができ
るので、出力バッファ部８４に比較的大きな電流を供給
し得るように、出力バッファ部８４の部分のＶＣＣ電源
線９７Ａが幅広になるように、ＶＣＣ電源線９７を効率
的に配線することができる。
【００６２】なお、出力バッファ部８４をＬパワーとし
て設定した場合には、図３に示すように、Ｈパワー用の
出力トランジスタ８６、８８、９０の上方を除いて、Ｖ
ＣＣ電源線９７を配線する必要がある。
て設定した場合には、図３に示すように、Ｈパワー用の
出力トランジスタ８６、８８、９０の上方を除いて、Ｖ
ＣＣ電源線９７を配線する必要がある。
【００６３】しかし、この場合、出力バッファ部８４に
流れる電流は比較的小さいので、図３に示すように、出
力バッファ部８４の部分のＶＣＣ電源線９７Ａを狭くし
ても問題は発生しない。
流れる電流は比較的小さいので、図３に示すように、出
力バッファ部８４の部分のＶＣＣ電源線９７Ａを狭くし
ても問題は発生しない。
【００６４】このように、この第１実施例によれば、エ
ミッタの面積が小さい出力トランジスタほど、対応する
パッドに近い位置に配置するようにしているので、ＶＣ
Ｃ電源線を効率的に配線することができる。
ミッタの面積が小さい出力トランジスタほど、対応する
パッドに近い位置に配置するようにしているので、ＶＣ
Ｃ電源線を効率的に配線することができる。
【００６５】(第２実施例・・図４) 図４は本発明の第２実施例の要部を示す概略的平面図で
あり、チップの素子形成面の一部分の平面を概略的に示
している。
あり、チップの素子形成面の一部分の平面を概略的に示
している。
【００６６】図中、９８はチップの素子形成面の一辺、
９９、１００は出力バッファ部であり、これら出力バッ
ファ部９９、１００は、定電流源回路を構成するために
設けられている複数個の抵抗を選択して使用することに
より、Ｌパワー、Ｍパワー又はＨパワーの出力バッファ
部として調整、設定できるように構成されている。
９９、１００は出力バッファ部であり、これら出力バッ
ファ部９９、１００は、定電流源回路を構成するために
設けられている複数個の抵抗を選択して使用することに
より、Ｌパワー、Ｍパワー又はＨパワーの出力バッファ
部として調整、設定できるように構成されている。
【００６７】また、１０１、１０２はＬパワー用の出力
トランジスタ、１０３、１０４はＭパワー用の出力トラ
ンジスタ、１０５、１０６はＨパワー用の出力トランジ
スタ、１０７、１０８はパッドである。
トランジスタ、１０３、１０４はＭパワー用の出力トラ
ンジスタ、１０５、１０６はＨパワー用の出力トランジ
スタ、１０７、１０８はパッドである。
【００６８】なお、これら出力トランジスタ１０１〜１
０６は、辺９８に平行な線（図示せず）に沿った断面構
造を図８に示す出力トランジスタ２０とほぼ同様に構成
されている。
０６は、辺９８に平行な線（図示せず）に沿った断面構
造を図８に示す出力トランジスタ２０とほぼ同様に構成
されている。
【００６９】但し、出力トランジスタ１０１、１０２、
１０３、１０４については、ベース窓及びエミッタ窓の
数を図８に示す出力トランジスタ２０の場合と異にして
いる。なお、１０９〜１１１は、図面上、便宜的に使用
した破断線である。
１０３、１０４については、ベース窓及びエミッタ窓の
数を図８に示す出力トランジスタ２０の場合と異にして
いる。なお、１０９〜１１１は、図面上、便宜的に使用
した破断線である。
【００７０】ここに、出力トランジスタ１０１〜１０６
は、図上、Ｙ方向のサイズを同一とし、Ｘ方向のサイズ
が異なるように構成されている。即ち、Ｌパワー用の出
力トランジスタ１０１、１０２はエミッタの面積を最も
大きく構成され、Ｘ方向のサイズを最も大きく構成され
ている。
は、図上、Ｙ方向のサイズを同一とし、Ｘ方向のサイズ
が異なるように構成されている。即ち、Ｌパワー用の出
力トランジスタ１０１、１０２はエミッタの面積を最も
大きく構成され、Ｘ方向のサイズを最も大きく構成され
ている。
【００７１】また、Ｈパワー用の出力トランジスタ１０
５、１０６はエミッタの面積を最も小さく構成され、Ｘ
方向のサイズを最も小さく構成されている。
５、１０６はエミッタの面積を最も小さく構成され、Ｘ
方向のサイズを最も小さく構成されている。
【００７２】また、Ｍパワー用の出力トランジスタ１０
３、１０４は、そのエミッタの面積をＬパワー用の出力
トランジスタ１０１、１０２のエミッタの面積と、Ｈパ
ワー用の出力トランジスタ１０５、１０６のエミッタの
面積との中間の大きさに構成されている。
３、１０４は、そのエミッタの面積をＬパワー用の出力
トランジスタ１０１、１０２のエミッタの面積と、Ｈパ
ワー用の出力トランジスタ１０５、１０６のエミッタの
面積との中間の大きさに構成されている。
【００７３】ここに、出力トランジスタ１０１、１０
３、１０５は、出力バッファ部９９に対応して設けられ
ており、パッド１０７は、出力トランジスタ１０１、１
０３、１０５に対応して設けられている。
３、１０５は、出力バッファ部９９に対応して設けられ
ており、パッド１０７は、出力トランジスタ１０１、１
０３、１０５に対応して設けられている。
【００７４】また、出力トランジスタ１０２、１０４、
１０６は、出力バッファ部１００に対応して設けられて
おり、パッド１０８は、出力トランジスタ１０２、１０
４、１０６に対応して設けられている。
１０６は、出力バッファ部１００に対応して設けられて
おり、パッド１０８は、出力トランジスタ１０２、１０
４、１０６に対応して設けられている。
【００７５】即ち、出力バッファ部９９と、出力トラン
ジスタ１０１、１０３、１０５のいずれかの出力トラン
ジスタと、パッド１０７とで、１個の出力回路を構成す
ることができるようにされている。
ジスタ１０１、１０３、１０５のいずれかの出力トラン
ジスタと、パッド１０７とで、１個の出力回路を構成す
ることができるようにされている。
【００７６】また、出力バッファ部１００と、出力トラ
ンジスタ１０２、１０４、１０６のいずれかの出力トラ
ンジスタと、パッド１０８とで、別の１個の出力回路を
構成することができるようにされている。
ンジスタ１０２、１０４、１０６のいずれかの出力トラ
ンジスタと、パッド１０８とで、別の１個の出力回路を
構成することができるようにされている。
【００７７】ここに、出力バッファ部９９と、出力トラ
ンジスタ１０１、１０３、１０５と、パッド１０７と
は、パッド１０７に近接するチップの素子形成面の辺９
８と直交する方向に略一列に配列されている。
ンジスタ１０１、１０３、１０５と、パッド１０７と
は、パッド１０７に近接するチップの素子形成面の辺９
８と直交する方向に略一列に配列されている。
【００７８】また、出力バッファ部１００と、出力トラ
ンジスタ１０６、１０４、１０２と、パッド１０８も、
チップの素子形成面の辺９８と直交する方向に略一列に
配列されている。
ンジスタ１０６、１０４、１０２と、パッド１０８も、
チップの素子形成面の辺９８と直交する方向に略一列に
配列されている。
【００７９】しかも、Ｘ方向の幅が最も大きいＬレベル
用の出力トランジスタ１０１と、Ｘ方向の幅が最も小さ
いＨレベル用の出力トランジスタ１０６とは、Ｘ方向に
おいて隣接するように配置されている。
用の出力トランジスタ１０１と、Ｘ方向の幅が最も小さ
いＨレベル用の出力トランジスタ１０６とは、Ｘ方向に
おいて隣接するように配置されている。
【００８０】また、Ｘ方向の幅が中間の大きさのＭレベ
ル用の出力トランジスタ１０３と、同じくＸ方向の幅が
中間の大きさのＭレベル用の出力トランジスタ１０４と
は、Ｘ方向において隣接するように配置されている。
ル用の出力トランジスタ１０３と、同じくＸ方向の幅が
中間の大きさのＭレベル用の出力トランジスタ１０４と
は、Ｘ方向において隣接するように配置されている。
【００８１】また、Ｘ方向の幅が最も小さいＨレベル用
の出力トランジスタ１０５と、Ｘ方向の幅が最も大きい
Ｌレベル用の出力トランジスタ１０２とは、Ｘ方向にお
いて隣接するように配置されている。
の出力トランジスタ１０５と、Ｘ方向の幅が最も大きい
Ｌレベル用の出力トランジスタ１０２とは、Ｘ方向にお
いて隣接するように配置されている。
【００８２】即ち、１個の出力回路を構成するために設
けられる出力バッファ部９９と、出力トランジスタ１０
１、１０３、１０５と、パッド１０７とを、Ｙ方向に略
一列に配列すると共に、出力トランジスタ１０１、１０
３、１０５がＸ方向においてサイズに差がある場合、こ
れら出力トランジスタ１０１、１０３、１０５を、これ
ら出力トランジスタ１０１、１０３、１０５のそれぞれ
のＸ方向のサイズと、Ｘ方向において隣合う他の出力回
路を構成するために設けられている出力トランジスタ１
０６、１０４、１０２のＸ方向のサイズとの合計値が同
一となるように配置している。
けられる出力バッファ部９９と、出力トランジスタ１０
１、１０３、１０５と、パッド１０７とを、Ｙ方向に略
一列に配列すると共に、出力トランジスタ１０１、１０
３、１０５がＸ方向においてサイズに差がある場合、こ
れら出力トランジスタ１０１、１０３、１０５を、これ
ら出力トランジスタ１０１、１０３、１０５のそれぞれ
のＸ方向のサイズと、Ｘ方向において隣合う他の出力回
路を構成するために設けられている出力トランジスタ１
０６、１０４、１０２のＸ方向のサイズとの合計値が同
一となるように配置している。
【００８３】したがって、Ｙ方向のサイズを同一とし、
Ｘ方向のサイズを異なるようにされた出力トランジスタ
１０１〜１０６を配列させる場合においても、パッド１
０７と、パッド１０８との間隔を最小限に抑えることが
できる。
Ｘ方向のサイズを異なるようにされた出力トランジスタ
１０１〜１０６を配列させる場合においても、パッド１
０７と、パッド１０８との間隔を最小限に抑えることが
できる。
【００８４】このように、この第２実施例によれば、１
個の出力回路を構成するために設けられる１個の出力バ
ッファ部と、複数個の出力トランジスタと、１個のパッ
ドとを、この１個のパッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列するとしている。
個の出力回路を構成するために設けられる１個の出力バ
ッファ部と、複数個の出力トランジスタと、１個のパッ
ドとを、この１個のパッドに近接するチップの素子形成
面の辺と直交する方向に略一列に配列するとしている。
【００８５】そして、また、１個の出力回路を構成する
ために設けられる複数個の出力トランジスタが、これら
複数個の出力トランジスタの配列方向と直交する方向に
おいてサイズに差がある場合、これら複数個の出力トラ
ンジスタを、これら複数個の出力トランジスタのそれぞ
れの配列方向と直交する方向におけるサイズと、隣合う
他の出力回路を構成するために設けられる出力トランジ
スタの配列方向と直交する方向におけるサイズとの合計
値が同一となるように配置するとしている。
ために設けられる複数個の出力トランジスタが、これら
複数個の出力トランジスタの配列方向と直交する方向に
おいてサイズに差がある場合、これら複数個の出力トラ
ンジスタを、これら複数個の出力トランジスタのそれぞ
れの配列方向と直交する方向におけるサイズと、隣合う
他の出力回路を構成するために設けられる出力トランジ
スタの配列方向と直交する方向におけるサイズとの合計
値が同一となるように配置するとしている。
【００８６】したがって、１個の出力回路を構成するた
めに設けられる複数個の出力トランジスタが、これら複
数個の出力トランジスタの配列方向と直交する方向にお
いてサイズに差がある場合においても、パッドの間隔を
狭くし、チップ面積の縮小化を図ることができる。
めに設けられる複数個の出力トランジスタが、これら複
数個の出力トランジスタの配列方向と直交する方向にお
いてサイズに差がある場合においても、パッドの間隔を
狭くし、チップ面積の縮小化を図ることができる。
【００８７】なお、上述の実施例においては、１個の出
力回路を構成するために、３個の出力トランジスタを設
け、これら３個の出力トランジスタのいずれか１個の出
力トランジスタを使用するようにした場合について説明
したが、これら３個の出力トランジスタのいずれか２個
又は３個全部の出力トランジスタを使用するようにして
も良い。
力回路を構成するために、３個の出力トランジスタを設
け、これら３個の出力トランジスタのいずれか１個の出
力トランジスタを使用するようにした場合について説明
したが、これら３個の出力トランジスタのいずれか２個
又は３個全部の出力トランジスタを使用するようにして
も良い。
【００８８】この場合、上述の実施例においては、出力
トランジスタは、エミッタ窓の延在方向を出力トランジ
スタの配列方向と同一方向としているので、２個又は３
個の出力トランジスタのエミッタ間を配線により容易に
接続ことができる。
トランジスタは、エミッタ窓の延在方向を出力トランジ
スタの配列方向と同一方向としているので、２個又は３
個の出力トランジスタのエミッタ間を配線により容易に
接続ことができる。
【００８９】
【発明の効果】以上のように、本発明によれば、出力回
路を構成するために設けられる出力バッファ部と、複数
個の出力トランジスタと、パッドとは、パッドに近接す
るチップの素子形成面の辺と直交する方向に略一列に配
列されるので、出力トランジスタが１個の場合と同様
に、パッド間の間隔を狭くすることができ、チップ面積
の縮小化を図ることができる。また、複数個の出力トラ
ンジスタは、エミッタの面積が小さい出力トランジスタ
ほど、パッドに近い位置に配置されるので、電源線を効
率的に配線することができる。
路を構成するために設けられる出力バッファ部と、複数
個の出力トランジスタと、パッドとは、パッドに近接す
るチップの素子形成面の辺と直交する方向に略一列に配
列されるので、出力トランジスタが１個の場合と同様
に、パッド間の間隔を狭くすることができ、チップ面積
の縮小化を図ることができる。また、複数個の出力トラ
ンジスタは、エミッタの面積が小さい出力トランジスタ
ほど、パッドに近い位置に配置されるので、電源線を効
率的に配線することができる。
【図１】本発明の第１実施例の要部（チップの素子形成
面の一部分）を示す概略的平面図である。
面の一部分）を示す概略的平面図である。
【図２】本発明の第１実施例の効果を説明するための概
略的平面図である。
略的平面図である。
【図３】本発明の第１実施例の効果を説明するための概
略的平面図である。
略的平面図である。
【図４】本発明の第２実施例の要部（チップの素子形成
面の一部分）を示す概略的平面図である。
面の一部分）を示す概略的平面図である。
【図５】ゲートアレイを使用して構成される半導体集積
回路の一例の要部（出力回路）を示す図である。
回路の一例の要部（出力回路）を示す図である。
【図６】ＮＰＮトランジスタのＪE（エミッタ電流密
度）−ＶBE（ベース・エミッタ間電圧）特性を示す図で
ある。
度）−ＶBE（ベース・エミッタ間電圧）特性を示す図で
ある。
【図７】従来のゲートアレイにおける出力トランジスタ
の配列を示す概略的平面図である。
の配列を示す概略的平面図である。
【図８】図７のＡ−Ａ線に沿った断面図である。
８３ チップの素子形成面の一辺 ８４、８５ 出力バッファ部 ８６〜９１ 出力トランジスタ ９２、９３ パッド ９４〜９６ 図面上、便宜的に使用した破断線 ９８ チップの素子形成面の一辺 ９９、１００ 出力バッファ部 １０１〜１０６ 出力トランジスタ １０７、１０８ パッド １０９〜１１１ 図面上、便宜的に使用した破断線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北條 正恭 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平６−85065（ＪＰ，Ａ) 特開 平５−55894（ＪＰ，Ａ) 特開 平４−350954（ＪＰ，Ａ) 特開 昭63−43345（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (4)
- 【請求項１】出力バッファ部と、エミッタの面積を異に
する複数個の出力トランジスタと、パッドとを有し、前
記出力バッファ部と、前記複数個の出力トランジスタの
一部又は全部の出力トランジスタと、前記パッドとで、
出力回路を構成することができるように構成される半導
体集積回路において、前記出力バッファ部 と、前記複数個の出力トランジスタ
と、前記パッドとは、前記パッドに近接するチップの素
子形成面の辺と直交する方向に略一列に配列され、 前記複数個の出力トランジスタは、エミッタの面積が小
さい出力トランジスタほど、前記パッドに近い位置に配
置されていることを特徴とする半導体集積回路。 - 【請求項２】前記出力バッファ部は、定電流源回路を設
けてなる差動増幅回路からなり、前記定電流源回路を構
成するために設けられている複数個の抵抗のうち、所望
の抵抗を選択して使用するように配線することにより、
選択できる出力パワーのうち、所望の出力パワーに設定
することができるように構成されていることを特徴とす
る請求項１記載の半導体集積回路。 - 【請求項３】前記複数個の出力トランジスタの配列方向
と直交する一の方向において前記出力バッファ部、前記
複数個の出力トランジスタ及び前記パッドとそれぞれ隣
合うように配置された別の出力バッファ部、別の複数個
の出力トランジスタ及び別のパッドを有し、前記別の出
力バッファ部と、前記別の複数個の出力トランジスタの
一部又は全部の出力トランジスタと、前記別のパッドと
で、別の出力回路を構成することができるように構成さ
れ、 前記複数個の出力トランジスタは、前記複数個の出力ト
ランジスタの配列方向と直交する方向においてサイズに
差があり、 前記別の複数個の出力トランジスタは、前記複数個の出
力トランジスタと同一サイズのトランジスタを有し、 前記複数個の出力トランジスタと前記別の複数個の出力
トランジスタとは、前記複数個の出力トランジスタの配
列方向と直交する方向で隣合う出力トランジスタのサイ
ズの合計値が同一となるように配置されている ことを特
徴とする請求項１記載の半導体集積回路。 - 【請求項４】前記複数個の出力トランジスタは、エミッ
タ窓の延在方向を前記複数個の出力トランジスタの配列
方向と同一方向としていることを特徴とする請求項１記
載の半導体集積回路。
Priority Applications (4)
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