JPS63192269A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ半導体メモリに係り、特に集積規模
が大きく、高速動作を目的としたフリップフロップ型メ
モリセルに関する。

〔従来の技術〕

一般にフリップフロップ型バイポーラメモリは特開昭６
０−１４０８５９などに述べられているようなメモリセ
ルをマトリックス状に接続する構造が取られている。た
とえば、ＩＫビットメモリではこのようなメモリセルが
３２行×３２列構成で配置され、ワード線およびビット
線にそれぞれ接続されている。３２個のメモリセルが並
列に接続された一対のワード線は定電流源に接続され、
情報を保持するための電流が各メモリセルに供給されて
いる。メモリセルに使用されているトランジスタのペー
ス・エミッタ順方向電圧（ＶＢｇ）が一定の場合は、各
メモリセルに同じ１／３２の′１流が分配され、正常な
動作が可能である。

〔発明が解決しようとする問題点〕

バイポーラメモリの容量増加を目的に微細パターンを用
いて素子寸法を縮小し、集積規模を増加していくと保持
電流の減少とｖ！１ｇばらつきの増加のために正常な動
作が困難になる。保持電流の減少は消費電力の関係から
、−個のＬＳＩに流せる電流に制限があり、集積規模の
増加に反比例して一個のメモリセルに流せる電流が減少
するためである。Ｖ　ｍ　ｘのばらつきはエミッタ寸法
の狭小化に起因するもので、限界に近いホトエツチング
技術によシ微細パターンを形成するため、十分な精度が
得られず、エミッタ面積の誤差が増加するためである。

集積規模の増加により、並列に接続されるメモリセルが
増加すると同時にＶ　ｍ　ｚばらつきも増加するため、
各メモリセルに流れる電流に大きな違いが発生する。こ
のためにＶｍｇが高いトランジスタを含むメモリセルは
保持電流が減少し、設計値よりはるかに小さい電位差し
か得られなくなる。したがって、電気的ノイズやα線の
影醤を受けて。

保持情報が反転するいわゆるソフトエラーが発生しやす
くなり大きな問題になる。

本発明の目的はメモリセル中のトランジスタのｖ■ばら
つきによる電流配分の違いを防ぎ、並列に接続した各メ
モリセルに同じ電流を流し、ソフトエラーの発生しにく
いメモリセルを提供する所にある。

〔問題点を解決するための手段〕

従来のバイポーラメモリでは第２図に示したようにメモ
リセルＭｅ所定数ワード線ＷＫ並列に接続し、その後で
定電流源Ｃに接続する方法が取られていたが１本発明で
は第１図に示したように各メモリセルＭに定電流源Ｃｔ
−接続し、この定電流回路を付加したセルをワード線Ｗ
に所定数並列に接続する新しい構成を取っている。各セ
ルに定電流回路を付加した後、ワード線に並列に接続す
ることにより、各セルにはＶｍｚに関係なく同じ保持電
流を流すことが可能になり、前記問題を解決できる。こ
の方式の問題点として、メモリセルの面積の増加が考え
られるが、トランジスタ寸法は自己整合技術の採用によ
り大幅に縮外しているため、レイアウトルールにもよる
が、面積増加は１０〜２Ｃ１で実用化する上で特に問題
にはならない。

〔作用〕

代表的な従来回路のメモリセルを第３図に、本発明によ
るメモリセルの代表例を第４図に示した。

第４図の例は第３図の回路に抵抗ル鳶とトランジスタＱ
３からなる定電流回路を付加した場合である。従来方法
では第３図のメモリセルが並列に接続されるため、トラ
ンジスタのペース・エミッタ間には負荷抵抗Ｒｃｔ介し
てすべて同じ電圧が印加される。このためにＶａｔの高
いトランジスタが存在すると、そのトランジスタのペー
ス電流が減少し、その結果コレクタ電流も減少する。し
たがつて、負荷抵抗Ｒｃに流れる電流も減少し、同抵抗
における電圧降下が減少する。このために導通側トラン
ジスタと非導通側トランジスタのコレクタの電位差が設
計値より小さくなる。したがって。

電気的ノイズ等に対して弱くなり、誤動作が起こりやす
く、大きな問題になる。

これに対し本発明のようにメモリセルに定電流回路を付
加した場合は、同回路の作動によりＶａｔに関係なく一
定電流を流すことが可能である。したがって、Ｖｍｚが
はらついても、全メモリセルには一定の電流が流れるた
め、コレクタ間の′電位差は変化せず、設計通りの大き
な値が得られる。このために本発明のメモリセルでは簡
単に誤動作することがなく、信頼性の高いバイポーラメ
モリが実現できる。

〔実施例〕

以下１本発明の一実施例を第５図、第６図によシ説明す
る。第５図は第４図に示した定電流回路を付加した本発
明によるメモリセルをレイアウトした場合で、第６図は
第５図のＡ−Ａ’断面構造図である。使用トランジスタ
はベースコンタクトを中央に設け、その外側に環状のエ
ミッタ領域を形成した構造で％特開昭６１−１１２３７
８などに示されているトランジスタを採用した。この構
造のトランジスタはポリシリコン電極がエミッタに接続
し、Ｎ形となるため、コレクタ電極も同時にポリシリコ
ンで引きだせる特徴があり、ポリシリコンがＰ形になり
、ペース電極だけを引きだす一般的な構造のトランジス
タと比較して配線の自由度が増加する。このために複雑
な回路を高密度に効率良く集積することが可能で、定電
流回路を付加したための面積増加を最小限におさえるこ
とができる。なお、このレイアウトではポリシリコンを
配線として用いるため、抵抗として用いる部分以外はそ
の表面をシリサイド化し、抵抗を下けた方が良い特性が
得られる。

トランジスタの製作工程は前記特許に述べられておシ、
アイソレーションは一般的な溝堀型を採用し、ショット
キーバリヤダイオードや配線も一般的な方法を採用して
いるので、製作方法の詳細は省略する。

７リツプ７０ツブ型メモリセルはトランジスタＱ！およ
びＱ２により構成され、トランジスタＱ３は定電流回路
用である。抵抗はすべてポリシリコン抵抗を用い、その
値は主に不純物の打込量により調整した。ルＣが情報保
持用の高抵抗で。

ＲＬが選択時用の低抵抗である。Ｂｚは定電流回路用の
高抵抗である。８１．８２はショットキーバリヤダイオ
ードでＮ形層の電極はポリシリコンによシ周辺から引き
だしている。

定電流回路を各メモリセルに付加したための面積の増加
部分は、第５図の下側のデータ線の下の領域で、定電流
回路にカンントンース電圧（Ｖｃｉ）を供給するための
配線を一本通したための面積増加に相当している。なお
、この配線は２個のメモリセルで共用するため、１セル
当シの面積増加は１／２になる。ここではデータ線やＶ
ｃｓ配線として、配線幅２８μｍ、配線間隔１．６μｍ
１に採用しているので、実質的なセル長の増加は２．２
μｍになる。したがって、この例の面積増加はもともと
のセル長が２５μｍ弱あるので、１０チ程度になシ、実
用上問題にはならない。

〔発明の効果〕

上記のよう（、定電流回路を付加した本発明によるメモ
リセルを用いることにより、各セルのＶｍｇばらつきに
起因した保持電流の不均一が解決でき、を気的ノイズや
α線の影響を受は難いバイポーラメモリが実現できる。

また、定電流回路を付加したためのセル面積の増加はレ
イアウトを検討することにより軽減でき１％に実施例で
述べたようなエミッタおよびコレクタをポリシリコンに
より引きだす構造のトランジスタを採用した場合は面積
増加を１０〜２０％程度におさえることができ、実用化
する上での障害はない。

【図面の簡単な説明】

第１図は本発明を示すブロック構成図、第２図は従来法
のブロック構成図、第３図は従来法の一例を示す回路図
、第４図は本発明の一実施例の回路図、第５図は本発明
によるメモリセルの平面図。 第６図は第５図のＡ−Ａ’断面図である。 Ｍ・・・メモリーセル、Ｃ・・・定電流源、Ｄ・・・デ
ータ線。 Ｗ・・・ワード線、Ｑ・・・トランジスタ、Ｓ・・・シ
ョットキーバリヤダイオード、１・・・シリコン基板、
２゜４．１０．１１・・・Ｎ形層、３，９・・・Ｐ形層
、５゜７．８・・・絶縁膜、６．１３・・・多結晶シリ
コンあるいはシリサイド、１２・・・シリサイド７１．
１４・・・金属配線。 ８１　凹 囁２図 璃３Σ ′！４４閃 弔５１！］ ＄　６　口

Claims (1)

【特許請求の範囲】
1. １、バイポーラフリップフロップ型半導体記憶装置にお
   いて、各メモリセルに定電流回路を付加したことを特徴
   とする半導体記憶装置。