JPS60953B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60953B2
JPS60953B2 JP52158444A JP15844477A JPS60953B2 JP S60953 B2 JPS60953 B2 JP S60953B2 JP 52158444 A JP52158444 A JP 52158444A JP 15844477 A JP15844477 A JP 15844477A JP S60953 B2 JPS60953 B2 JP S60953B2
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Description

【発明の詳細な説明】 本発明は半導体集積回路、とくに大規模集積回路（ＬＳ
Ｉ）に関する。
は１は１つの半導体チップ（個片）内に多数の論理回路
が単体あるいは複数個集合された形態で、マトリックス
状に配置、組み込みがなされているが、これら論理回路
に電源供給配線によって電源を供給しなくてはならない
。
ところが、回路数が多くなって電源供給配線の長さが長
くなると、その抵坑によって大きな電圧降下を生じるた
め、同一回路構成の論理回路を配置しても、配置された
位置によって供給電圧が変り、そのため各ゲート回路の
スレシホールド電圧や出力電圧が一定値にならず、バラ
ッキを生じることが多かった。このバラツキを小さくす
るような電源供給配線とするためには、非常に幅広な配
線を行なわなければならないため、電源供総合配線がし
める面積が大きくなるほか、電源端子の位置に制限がで
きたりする欠点があった。本発明は上述の如き欠点を改
善することを目的とする。
その目的のために、本発明の半導体集積回路装置は、１
つの半導体チップ内に複数個の論理回路を組み込んだ半
導体集積回路において、論理回路を形成する各々の領域
に供給される電源電圧の相異に対応して論理回路を構成
する回路定数を設定し、各論理回路の出力電圧とスレシ
ホールド電圧を一定値に揃えてなることを特徴とするも
ので、以下実施例について詳細に説明する。実施例とし
て、第１図に示すようなＥＣＬ（Ｅｍ正ｌｅｒ−Ｃｏｕ
ｐｌｅｄ−ＬＯｇｃ）回路を多数用いたＬＳＩの例につ
いて説明する。
第１図において、回路のスレシホールド電圧をＶＲＥＦ
とすると、ＶＲＥＦ −≠ＶＣ Ｃ ・Ｖｃ ｃ‐ＶＥ
８‐ＶＢ 耳，−ＶＢ Ｅ２ＸＲＩ−ＶＢ 耳，……
【１，Ｒ，十Ｒ２となり、スレシホールド電圧ＶＲＥＦ
は電源Ｖｃｃ，ＶＥ耳によって変動する。
第２図はＬＳＩチップ内の電源ＶＥＥの配線層を示すパ
ターンの正面図、第３図は同じく電源Ｖｃｃの配線層を
示すパターンの正面図である。
図中、１‘まＶＥＥ配線「 ２はＶＥ８電源電極パッド
、３はＶｃｃ配線、４はＶｃｃ電源電極パッドである。
これら２つの電源配線パターンはその間に二酸化シリコ
ン（Ｓｉ０２）等の絶縁皮膜を介し例えば下層にＶＥ８
配線、上層にＶｃｃ配線が配設される多層構造として重
ね合せられ、マトリックス状に配置された論理回路単体
あるいは談論理回路の集合された回路を含むエリア（マ
クロ）５の部分にメッシュ状に配置され、エリア５内の
各回路はこれら配線層の至近距離のものから電源供給を
受ける。ＢＩチップ内の電源配線を該第２，３図のよう
な配線パターンにした場合、配線抵坑による電圧降下の
影響が大きく、電源ＶＥＥとＶｃｃの電圧は配線パター
ン上の位置によって大きな差を生じる。
ここで電源ＶｃｃとＶＢＥとがトラツキングがとれ「
スレシホールド電圧ＶＲＥＦの変動がない点での電源Ｖ
ｃｃ，ＶＲＥ、抵坑Ｒ，，Ｒ２の値を各々Ｖｃｃｏ，Ｖ
８Ｅｏ，Ｒ，。
，Ｒ２。とし、電源配線によるトラッキングのとれてい
ない個所での変動分を各に△Ｖｃｏ，△ＶＥＥ，△Ｒ１
，△Ｒ２とすると「Ｖｃｃ＝Ｖｃｃｏ−△ＶＥＥ，ＶＢ
Ｅ＝ＶＥＢｏ＋△ＶＥ８｝ＲＩ＝Ｒ，。
十△Ｒ，，Ｒ２＝Ｒ２。十△Ｒ２…．・・｛２）また、
スレシホールド電圧ＶＲＥＦ ＝ＶＲＥＦｏ＋△ＶＲＥ
ＦＩとすると、上記第（１），（２）式より‐１ △ＶＲＥＦ〒Ｒ雨勺零｛△ＶｃｃＸ（‐Ｒ２０）十△Ｖ
ＥＥＸＲ，。
十△Ｒ，（Ｖ８８ｏ＋ＶＢＥ２）十△Ｒ２（Ｖｃｃｏ−
ＶＢＥ，）｝……｛３｝である。第３｝式において△Ｒ
，＝０，△Ｒ２＝０のとき△Ｖｃｃと△ＶＥ８が△ＶＥ
８ Ｒ，。
△ＶＥ８ Ｒ２。
であればトラツキングがとれる。
第‘３’式で△Ｖｃｃと△Ｖ耳Ｅが△Ｖｃｃ／△Ｖ８８
＝Ｒ，。
／Ｒ２。になっていないところは△Ｒ，，△Ｒ２を△Ｖ
ＲＢＦ ＝０になるように設定すれば、△ＶＲＥＦを計
算上では０にできる。そこで抵坑Ｒ１，Ｒ２を流れる回
路電流を一定にする条件のもとでは、・＝ｖＣＣ・ｖＥ
Ｅ‐ｖＢＥ，−Ｖ８８２己１。
ｉ一定……‘４）ＲＩ＋Ｒ２以上より △Ｒ，＝−△Ｖｃｃ＋△ＶＲＥＦ……（５ー１０上記第
‘５｝式で△ＶＲＥＦ ＝０とするには、△Ｖｃｃ△Ｒ
，＝−−−−−……【６） １０ とすればよい。
このとき△Ｒ２は第‘３’，‘６｝式より、△Ｒ２ニＶ
ＣＣ。
≧ＶＢＥＩ｛（Ｒの十ＶＥＲ〇十ＶＢＥ２）Ｘ△ＶＣＣ
・ＲＩ。Ｘ△ＶＲＨ｝，．…．｛７１１０上記第■，‘
７｝式を満足するように△Ｒ，，△Ｒ２を△Ｖｃｃ，△
ＶＥ８に応じて変化させれば、ＬＳＩチップ内でのスレ
シホールド電圧、ＶＲＥＦの変動△ＶＲＢＦを０にでき
る。
実際には、ＡＲ，，△Ｒ２を段階的に選ぶと便利であり
、第４図に示すように、各エリア５ごとに抵坑Ｒ，に対
する△Ｒ，の分布を（十），，（十）２，（一），，（
一）２…のようにランク付けし、エリア内は同一の補正
された抵抗値にＥＣＬを構成する。また、抵抗Ｒ２につ
いても第５図に示すように各エリア５ごとに抵坑Ｒ２に
対するＡＲ２の分布をランク付けし、同一エリア内は同
一の補正された抵抗値を用いてＥＣＬを構成する。ＬＳ
Ｉチップ内で抵抗値を変える方法としては、１ 抵抗パ
ターンの電極の幅をかえる、２ 抵抗パターンの幅を変
える、 ３ 抵抗パターンの電極間の長さを変える、などの方法
があり、ＬＳＩ設計上適当な方法が選ばれる。
以上スレシホールド電圧ＶＲＥＦのバラッキを小さくす
る具体例について説明したが、出力レベル、とくにＶｏ
Ｌ（Ｌｏｗ皮ｖｅｌ）についても同様に抵抗Ｒ４，Ｒ５
，Ｒ６の値を論理回路が配置された位置によって変化さ
せることによってバラツキを小さくすることができる。
なお、出力レベルのうち「 ＶｏＨ（日迄ｈＬｅｖｅｌ
）については、ＶｏＨ主Ｖｃｃ一ＶＢＥ８（ｏｒＶＢ８
７）であり、Ｖｃｃの影響が大きく、ＶＥＥ‘こはほと
んど影響しないので、ＶｏＨの変動はほとんどＶｃｃの
バラツキで決まる。上記実施例は、ＥＣＬを用いた場合
であるが、ＴＴＬ（ＴｒａｎＳＳｔ。
ｒ Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇに），ＤＴＬ（Ｄｉ
ｏｄｅ Ｔｒａ船ｉｓｔｏｒＬｏｇに）などの論理回路
を用いた場合も回路素子の定数を変えてスレシホールド
電圧や出力電圧のバラッキを補正することができる。以
上詳細に説明したように、本発明によれば、従来と同じ
かあるいはこれよりも細い電源供孫合配線を用いた場合
でもＬＳＩを構成する各論理回路の出力電圧やスレシホ
ールド電圧を一定値にすることができるため、集積度は
従来品に比較して向上することができ、しかも電源端子
の位置の自由度が高いＬＳＩを構成することができるな
どの効果を有する。
・
【図面の簡単な説明】
第１図はＥＣＬの回路図、第２図は電源Ｖ８８の配線層
を示すパターンの正面図、第３図は電源Ｖｃｃの配線層
を示すパターンの正面図、第４図は△Ｒ，の分布を示す
分布図、第５図は△Ｒ２の分布を示す分布図である。 図中、１はＶＥＥ配線、２はＶＥＥ電源電極パッド、３
はＶｃｃ配線、４はＶｃｃ電源電極パッド、５はエリア
である。 第Ｚ図 第２図 第３図 第４図 第ょ図

Claims (1)

    【特許請求の範囲】
  1. １ １つの半導体チツプ内に複数個の論理回路を組み込
    んだ半導体集積回路において、論理回路を形成する各々
    の領域に供給される電源電圧の相異に対応して論理回路
    を構成する回路定数を設定し、各論理回路の出力電圧と
    スレシホールド電圧を一定値に揃えてなることを特徴と
    する半導体集積回路装置。
JP52158444A 1977-12-30 1977-12-30 半導体集積回路装置 Expired JPS60953B2 (ja)

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