JPH03218668A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03218668A JPH03218668A JP2299530A JP29953090A JPH03218668A JP H03218668 A JPH03218668 A JP H03218668A JP 2299530 A JP2299530 A JP 2299530A JP 29953090 A JP29953090 A JP 29953090A JP H03218668 A JPH03218668 A JP H03218668A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に関し、特に、マスタースライス
方式により製造されるＥＣＬ型のゲートアレイに関する
。
方式により製造されるＥＣＬ型のゲートアレイに関する
。
ＥＣＬ型ゲートアレイにおいては、複数の抵抗と複数の
トランジスタを含む基本セルがマトリクス状に配置され
ているマスター基板を用い、配線工程において、１乃至
複数個の基本セルを用いて必要な論理ブロックを構成し
さらに論理ブロック間を接続することにより目的の機能
を有する集積回路装置を得ている。
トランジスタを含む基本セルがマトリクス状に配置され
ているマスター基板を用い、配線工程において、１乃至
複数個の基本セルを用いて必要な論理ブロックを構成し
さらに論理ブロック間を接続することにより目的の機能
を有する集積回路装置を得ている。
第４図は、従来例の基本セルにより構成された論理回路
を示す回路図である。同図において、Ｑ１１〜Ｑ１３は
ｎｐｎバイポーラトランジスタ、Ｒ１〜Ｒ１３は抵抗で
あって、これらの各素子は配線工程を経ることにより図
のような回路構成に接続されたものである。
を示す回路図である。同図において、Ｑ１１〜Ｑ１３は
ｎｐｎバイポーラトランジスタ、Ｒ１〜Ｒ１３は抵抗で
あって、これらの各素子は配線工程を経ることにより図
のような回路構成に接続されたものである。
この論理回路は、高位側電源ＧＮＤと低位側電源ＶＥＲ
との間に配置され、また、ベースが定電流回路用バイア
ス電源ＶＤに接続されたトランジスタＱ１３により定電
流が供給されている。
との間に配置され、また、ベースが定電流回路用バイア
ス電源ＶＤに接続されたトランジスタＱ１３により定電
流が供給されている。
入力信号Ｖ ＋ ｎは、基準電圧ＶＲＥＦとして比較さ
れ、その結果が反転出力信号゛Ｖ＝＝、非反転出力信号
Ｖ ６ ｕ ｔとしてトランジスタＱｌ ｌ，Ｑｌ ２
のコレクタから出力される。
れ、その結果が反転出力信号゛Ｖ＝＝、非反転出力信号
Ｖ ６ ｕ ｔとしてトランジスタＱｌ ｌ，Ｑｌ ２
のコレクタから出力される。
ところで、この論理回路を構成するに当たって基本セル
内において、定電流源用に使用すべきトランジスタと差
動回路を構成チベきトランジスタとは予め定められてお
り、また、各トランジスタと接続さるべき抵抗もそれぞ
れ予め定められていた。したがって、従来例にあっては
、１つの論理機能を有する回路は１種類の動作特性を有
する回路としてしか実現できなかった。
内において、定電流源用に使用すべきトランジスタと差
動回路を構成チベきトランジスタとは予め定められてお
り、また、各トランジスタと接続さるべき抵抗もそれぞ
れ予め定められていた。したがって、従来例にあっては
、１つの論理機能を有する回路は１種類の動作特性を有
する回路としてしか実現できなかった。
このように、従来のＥＣＬゲートアレイでは、使用され
る論理回路は、素子の配置上のあるいは数量的制限によ
り１通りの回路が構成できるだけであったので、動作速
度および消費電力の面で満足すべき集積回路装置は実現
できなかった。
る論理回路は、素子の配置上のあるいは数量的制限によ
り１通りの回路が構成できるだけであったので、動作速
度および消費電力の面で満足すべき集積回路装置は実現
できなかった。
即ち、この種の集積回路装置においては、同一機能の論
理回路が複数個用いられるところ、それらの論理回路は
仮令同一機能のものであっても、用いられる回路上の位
置により要求される動作速度には差があるのであるが、
従来例では、同一の論理機能を同一の回路構成により実
現していたため、ある回路では動作速度が不足し、また
、ある回路では不必要に大きな電力を消費していたので
ある。
理回路が複数個用いられるところ、それらの論理回路は
仮令同一機能のものであっても、用いられる回路上の位
置により要求される動作速度には差があるのであるが、
従来例では、同一の論理機能を同一の回路構成により実
現していたため、ある回路では動作速度が不足し、また
、ある回路では不必要に大きな電力を消費していたので
ある。
よって、本発明の目的とするところは、消費電力を極力
抑えつつ、必要個所の論理回路の動作速度のみを高める
ことができるようにして、全体として消費電力が抑制さ
れ、動作が高速化されたＥＣＬ型集積回路装置を提供す
ることである。
抑えつつ、必要個所の論理回路の動作速度のみを高める
ことができるようにして、全体として消費電力が抑制さ
れ、動作が高速化されたＥＣＬ型集積回路装置を提供す
ることである。
本発明のマスタースライス方式ＥＣＬ集積回路装置は、
複数の抵抗および複数のトランジスタとを含む基本セル
が複数個配置されているマスターチップに配線を旅すこ
とによって所望の機能の論理回路が実現できるものであ
って、前記基本セルに対する配線を変更することにより
各トランジスタに流れる電流を幾通りかに選択できるよ
うになされている。その際に、トランジスタに流れる電
流が変更されてもそのトランジスタを含んで構成される
論理回路の論理振幅は変わらないようになされている。
複数の抵抗および複数のトランジスタとを含む基本セル
が複数個配置されているマスターチップに配線を旅すこ
とによって所望の機能の論理回路が実現できるものであ
って、前記基本セルに対する配線を変更することにより
各トランジスタに流れる電流を幾通りかに選択できるよ
うになされている。その際に、トランジスタに流れる電
流が変更されてもそのトランジスタを含んで構成される
論理回路の論理振幅は変わらないようになされている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例によるＥＣＬゲートアレイと
してのマスク基板の一部を示す平面図である。このマス
タ基板１００は複数の行および列状、すなわちマトリク
ス状に配置された多数の基本セル１０を有する。各基本
セルは基本的に同一構成であるので、第１図には一つの
セル１０のみが示されている。
してのマスク基板の一部を示す平面図である。このマス
タ基板１００は複数の行および列状、すなわちマトリク
ス状に配置された多数の基本セル１０を有する。各基本
セルは基本的に同一構成であるので、第１図には一つの
セル１０のみが示されている。
基本セル１０は三個のＮＰＮ｝ランジスタＱ１，Ｑ２，
Ｑ３と、トランジスタＱ１のコレクタ負荷抵抗として用
いられる二つの抵抗Ｒｌ，Ｒ２と、トランシスタＱ２の
コレクタ負荷抵抗として用いられる二つの抵抗’Ｒ３，
Ｒ４と、トランジスタＱ３のエミッタ抵抗として用いら
れる二つの抵抗Ｒ５，Ｒ６とを有する。抵抗Ｒ１乃至Ｒ
６は、本実施例では、半導体基板上を覆う絶縁膜（共に
図示せず）上に形成された多結晶シリコン層で形成され
る（所謂ボリシリ抵抗である）。抵抗Ｒ１乃至Ｒ４は互
いに同一の抵抗値であり、抵抗Ｒ５，Ｒ６も互いに同一
の抵抗値を有する。トランジスタＱｌ，Ｑ２はそれぞれ
Ｎ形フレクタ領域ＱＩＣ，Ｑ２Ｃ，Ｐ形ベース領域ＱＩ
Ｂ，Ｑ２Ｂ，およびＮ形エミッタ領域ＱＩＥ，Ｑ２Ｅを
有する。
Ｑ３と、トランジスタＱ１のコレクタ負荷抵抗として用
いられる二つの抵抗Ｒｌ，Ｒ２と、トランシスタＱ２の
コレクタ負荷抵抗として用いられる二つの抵抗’Ｒ３，
Ｒ４と、トランジスタＱ３のエミッタ抵抗として用いら
れる二つの抵抗Ｒ５，Ｒ６とを有する。抵抗Ｒ１乃至Ｒ
６は、本実施例では、半導体基板上を覆う絶縁膜（共に
図示せず）上に形成された多結晶シリコン層で形成され
る（所謂ボリシリ抵抗である）。抵抗Ｒ１乃至Ｒ４は互
いに同一の抵抗値であり、抵抗Ｒ５，Ｒ６も互いに同一
の抵抗値を有する。トランジスタＱｌ，Ｑ２はそれぞれ
Ｎ形フレクタ領域ＱＩＣ，Ｑ２Ｃ，Ｐ形ベース領域ＱＩ
Ｂ，Ｑ２Ｂ，およびＮ形エミッタ領域ＱＩＥ，Ｑ２Ｅを
有する。
トランジスタＱ３もＮ形コレクタ領域Ｑ３Ｃ，Ｐ形ベー
ス領域Ｑ３Ｂを有するが、ベース領域Ｑ３Ｂには二つの
Ｎ形エミッタ領域Ｑ３Ｅ１，Ｑ３Ｅ２が同一の面積をも
って形成されている。マスク基板１０は図示しない。入
出力バッファ等の他の周辺回路部も有するが、本発明と
直接関係ないので省略する。
ス領域Ｑ３Ｂを有するが、ベース領域Ｑ３Ｂには二つの
Ｎ形エミッタ領域Ｑ３Ｅ１，Ｑ３Ｅ２が同一の面積をも
って形成されている。マスク基板１０は図示しない。入
出力バッファ等の他の周辺回路部も有するが、本発明と
直接関係ないので省略する。
このように、本実施例による各基本セル１０は、トラン
ジスタＱｌ，Ｑ２，Ｑ３のそれぞれに対して２本ずつ抵
抗が割り当てられており、かつトランジスタＱ３はＥＣ
Ｌ回路における電流源トランジスタとして２個のエミッ
タ領域を有することを特徴としている。したがって、こ
の後実行される配線工程による配線を変更するたけで、
同一の論理機能を実行しかつその実行結果を同一の論理
振幅をもって出力する論理回路を高速動作型回路あるい
は低消費電力型回路として２種類構成することが可能と
なる。
ジスタＱｌ，Ｑ２，Ｑ３のそれぞれに対して２本ずつ抵
抗が割り当てられており、かつトランジスタＱ３はＥＣ
Ｌ回路における電流源トランジスタとして２個のエミッ
タ領域を有することを特徴としている。したがって、こ
の後実行される配線工程による配線を変更するたけで、
同一の論理機能を実行しかつその実行結果を同一の論理
振幅をもって出力する論理回路を高速動作型回路あるい
は低消費電力型回路として２種類構成することが可能と
なる。
すなわち、第２図は第４図に示した論理機能と同一の機
能を高速動作型回路として実現したものである。同図Ａ
はそのための配線パターンレイアウトを示し、同図Ｂは
その等価回路図を示している。本実施例では、各素子間
の配線は２層のアルミニウム配線で実行される。高電位
電源電圧ＧＮＤ，低電位電源電圧Ｖゆおよび基準電圧Ｖ
ゆアを伝える配線２０．２１および２２は２層目のアル
ミニウム配線で構成され、残りは１層目のアルミニウム
配線で構成される。
能を高速動作型回路として実現したものである。同図Ａ
はそのための配線パターンレイアウトを示し、同図Ｂは
その等価回路図を示している。本実施例では、各素子間
の配線は２層のアルミニウム配線で実行される。高電位
電源電圧ＧＮＤ，低電位電源電圧Ｖゆおよび基準電圧Ｖ
ゆアを伝える配線２０．２１および２２は２層目のアル
ミニウム配線で構成され、残りは１層目のアルミニウム
配線で構成される。
入力信号ｖｌ，，を伝える配線２５はトランジスタＱ１
のベースＱＩＢに接続される。トランジスタＱｌ，Ｑ２
の夫々のエミッタＱＩＥ，０２Ｅから導出された配線２
６−１．２６−２は一つにまとめられてトランジスタＱ
３のコレクタＱ３Ｃに接続される。そのベースＱ３Ｂに
はバイアス電圧Ｖヨを伝える配線２７が接続される。ト
ランジスタＱ３の二つのエミッタＱ３Ｅ１，Ｑ３Ｅ２か
ら夫々導出された配線２８−１．２８−２は一つにまと
められて抵抗Ｒ５，Ｒ６の夫々の一端に接続される。こ
れら琳抗Ｒ５，Ｒ６の夫々の他端は配線２９に接続され
、この配線はＶＥＥ配線２２に接続される。トランシス
タＱ２のベースＱ２Ｂは配線３０を介してＶＲＥＦ配線
２１に接続される。トランジスタＱｌのコレクタＱＩＣ
に接続された配線３ｌは反転出力■＝として導出される
と共に抵抗Ｒｌ，Ｒ２の夫々の一端に接続されている。
のベースＱＩＢに接続される。トランジスタＱｌ，Ｑ２
の夫々のエミッタＱＩＥ，０２Ｅから導出された配線２
６−１．２６−２は一つにまとめられてトランジスタＱ
３のコレクタＱ３Ｃに接続される。そのベースＱ３Ｂに
はバイアス電圧Ｖヨを伝える配線２７が接続される。ト
ランジスタＱ３の二つのエミッタＱ３Ｅ１，Ｑ３Ｅ２か
ら夫々導出された配線２８−１．２８−２は一つにまと
められて抵抗Ｒ５，Ｒ６の夫々の一端に接続される。こ
れら琳抗Ｒ５，Ｒ６の夫々の他端は配線２９に接続され
、この配線はＶＥＥ配線２２に接続される。トランシス
タＱ２のベースＱ２Ｂは配線３０を介してＶＲＥＦ配線
２１に接続される。トランジスタＱｌのコレクタＱＩＣ
に接続された配線３ｌは反転出力■＝として導出される
と共に抵抗Ｒｌ，Ｒ２の夫々の一端に接続されている。
抵抗Ｒｌ，Ｒ２の夫々の他端は配線３３を介してＧＮＤ
配線２０に接続される。トランジスタＱ２のコレクタＱ
２Ｃは配線３２を介して抵抗Ｒ３，Ｒ４の夫々の一端に
接続されるとともに非反転出力■。。、として導出され
る。抵抗Ｒ３，Ｒ４の夫々の他端は配線３４を介してＧ
ＮＤ配線２０に接続される。
配線２０に接続される。トランジスタＱ２のコレクタＱ
２Ｃは配線３２を介して抵抗Ｒ３，Ｒ４の夫々の一端に
接続されるとともに非反転出力■。。、として導出され
る。抵抗Ｒ３，Ｒ４の夫々の他端は配線３４を介してＧ
ＮＤ配線２０に接続される。
かくして配線された第２図Ａの構成は第２図Ｂの等価回
路図で示される。いまここで、抵抗Ｒ１〜Ｒ４の抵抗値
をそれぞれ３ＫΩとすると、トランジスタＱｌ，Ｑ２の
負荷抵抗はそれぞれ１、５ＫΩとなり、出力に電流を取
り出す時のドライブインピーダンスは抵抗素子を各１個
ずつ使い負荷抵抗を３ＫΩとしたときよりも低減でき、
高速動作が可能となる。ＥＣＬ回路では、通常、内部論
理振幅は４００〜８００ｍＶ程度に設定されることが多
いが、ここでは論理振幅を６００ｍＶに設定したとする
と、トランジスタＱ３のコレクタ電流〔第２図Ｂ中の■
〕としては、約０．４ｍＡほどが必要となる。抵抗Ｒ５
，Ｒ６を並列接続したときの抵抗値を約ＩＫΩ（１本当
たり、約２ＫΩ）とすると、トランジスタＱ３の順方向
動作電圧ＶＢ．：を０，８■として、定電流回路用バイ
アス電源ＶＢの電源ＶＥ６に対する電圧を１．２Ｖとす
れば、コレクタ電流は０． ４ ｍ Ａの定電流に設定
される。
路図で示される。いまここで、抵抗Ｒ１〜Ｒ４の抵抗値
をそれぞれ３ＫΩとすると、トランジスタＱｌ，Ｑ２の
負荷抵抗はそれぞれ１、５ＫΩとなり、出力に電流を取
り出す時のドライブインピーダンスは抵抗素子を各１個
ずつ使い負荷抵抗を３ＫΩとしたときよりも低減でき、
高速動作が可能となる。ＥＣＬ回路では、通常、内部論
理振幅は４００〜８００ｍＶ程度に設定されることが多
いが、ここでは論理振幅を６００ｍＶに設定したとする
と、トランジスタＱ３のコレクタ電流〔第２図Ｂ中の■
〕としては、約０．４ｍＡほどが必要となる。抵抗Ｒ５
，Ｒ６を並列接続したときの抵抗値を約ＩＫΩ（１本当
たり、約２ＫΩ）とすると、トランジスタＱ３の順方向
動作電圧ＶＢ．：を０，８■として、定電流回路用バイ
アス電源ＶＢの電源ＶＥ６に対する電圧を１．２Ｖとす
れば、コレクタ電流は０． ４ ｍ Ａの定電流に設定
される。
一方、低消費電力型回路として構成する場合は、第３図
Ａのように配線工程を経て配線される。なお、第２図で
同一構成部は同じ番号で示して説明を省略する。第２図
と異なる箇所は、バイアス電圧■３を伝える配線が２７
′として示されるようにトランジスタＱ３のベースＱ３
Ｂととも一方のエミッタＱ３Ｆ２にも接続されている。
Ａのように配線工程を経て配線される。なお、第２図で
同一構成部は同じ番号で示して説明を省略する。第２図
と異なる箇所は、バイアス電圧■３を伝える配線が２７
′として示されるようにトランジスタＱ３のベースＱ３
Ｂととも一方のエミッタＱ３Ｆ２にも接続されている。
他方のエミッタＱ３Ｅ１から導出された配線２８−２は
抵抗Ｒ６の一端のみに接続されている。さらに、トラン
ジスタＱｌ，Ｑ２の夫々のコレクタＱＩＣ，Ｑ２Ｃから
導出された配線３１’ ３２’はそれぞれ抵抗Ｒ２
，Ｒ３の一端のみに接続されている。
抵抗Ｒ６の一端のみに接続されている。さらに、トラン
ジスタＱｌ，Ｑ２の夫々のコレクタＱＩＣ，Ｑ２Ｃから
導出された配線３１’ ３２’はそれぞれ抵抗Ｒ２
，Ｒ３の一端のみに接続されている。
かくしてその等価回路は第３図Ｂで示される。
ここで、与えられる各電源電圧が第２図の場合と同じで
あるとすると、抵抗Ｒ６の抵抗値は約２ＫΩで、ＶＢ
ＶＥ，：間の電圧が１．２Ｖであるので、トランジス
タＱ３は、０．２ｍＡの定電流を供給することができる
。トランジスタＱ３は流す電流の減少に応じてそのエミ
ッタ面積が小さくされる。
あるとすると、抵抗Ｒ６の抵抗値は約２ＫΩで、ＶＢ
ＶＥ，：間の電圧が１．２Ｖであるので、トランジス
タＱ３は、０．２ｍＡの定電流を供給することができる
。トランジスタＱ３は流す電流の減少に応じてそのエミ
ッタ面積が小さくされる。
したがって、本回路では第１図（ａ）の回路例に比べて
、消費電力をほぼ半分とすることができる。
、消費電力をほぼ半分とすることができる。
しかし、トランジスタＱｌ，Ｑ２の負荷抵抗は、３ＫΩ
であるので、その論理振幅は６ ０ ０ｍＶとなって、
第２図の場合と変わることはない。
であるので、その論理振幅は６ ０ ０ｍＶとなって、
第２図の場合と変わることはない。
本発明は上記実施例に限定されないことは明らかである
。例えば、抵抗を１つずつ増加すれば、各トランジスタ
に流れる電流を３通りに設定できる。また、トランジス
タＱ１のコレクタおよびエミッタにフレクタおよびエミ
ッタが接続される少なくとも１つのトランジスタを基本
セル１０に含ませることもでき、この場合、２人力以上
の入力に対する論理動作が可能となる。出力Ｖ。。，，
Ｖ ｏ ｕ ｔの一方が不要なときは、対応する抵抗は
削除されそのコレクタはＧＮＤ配線に接続される。
。例えば、抵抗を１つずつ増加すれば、各トランジスタ
に流れる電流を３通りに設定できる。また、トランジス
タＱ１のコレクタおよびエミッタにフレクタおよびエミ
ッタが接続される少なくとも１つのトランジスタを基本
セル１０に含ませることもでき、この場合、２人力以上
の入力に対する論理動作が可能となる。出力Ｖ。。，，
Ｖ ｏ ｕ ｔの一方が不要なときは、対応する抵抗は
削除されそのコレクタはＧＮＤ配線に接続される。
さらに、出力■。。、および／又は゛Ｖコ汀を受ける少
なくとも一つのエミッタホロワトランジスタを基本セル
１０内の素子として有することもできる。
なくとも一つのエミッタホロワトランジスタを基本セル
１０内の素子として有することもできる。
以上説明したように、本発明は、複数の抵抗および複数
のトランジスタを含む基本セルを複数個有するマスター
チップに対して配線を行うものであって、その配線を変
更することによりＥＣＬ論理回路の論理振幅を変えるこ
となく該回路に流れる電流を幾通りかに選択しうるよう
にしたものであるので、本発明によれば、高速動作を要
する部分のみを大電流で駆動し、そうでない部分は低電
流で駆動することができる。従って、本発明によれば、
集積回路装置全体の消費電力を抑制しつつその全体の動
作速度を高めることができる。
のトランジスタを含む基本セルを複数個有するマスター
チップに対して配線を行うものであって、その配線を変
更することによりＥＣＬ論理回路の論理振幅を変えるこ
となく該回路に流れる電流を幾通りかに選択しうるよう
にしたものであるので、本発明によれば、高速動作を要
する部分のみを大電流で駆動し、そうでない部分は低電
流で駆動することができる。従って、本発明によれば、
集積回路装置全体の消費電力を抑制しつつその全体の動
作速度を高めることができる。
４
第１図は本発明の一実施例によるＥＣＬゲートアレイと
してのマスク基板の一部を示す平面図、第２図Ａ，Ｂは
夫々第１の配線例によるパターン平面図およびその等価
回路図、第３図Ａ，Ｂは夫々第２の配線例によるパター
ン平面図およびその等価回路図、第４図は従来例を示す
回路図である。 Ｒ１〜Ｒ６，Ｒｌ ｌ−Ｒｌ ３・・・・・・抵抗、Ｑ
ｌ，Ｑ２，Ｑｌ １〜Ｑ１３・・・・・・ｎｐｎパイポ
ーラトランシスタ，Ｑ３・・・・・・ダブルエミッタ型
ｎｐｎバイボーラトランジスタ、ＧＮＤ・・・・・・高
位側電源、ＶＢ・・・・・・定電流回路用バイアス電源
、Ｖ８８・・・・・・低電位側？源、ｖ１■・・・・・
・入力信号、Ｖ ６ ｕ ｌ・・・・・・非反転出力信
号、゛Ｖπ・・・・・・反転出力信号、ＶＲＥア・・・
・・・基準電圧。
してのマスク基板の一部を示す平面図、第２図Ａ，Ｂは
夫々第１の配線例によるパターン平面図およびその等価
回路図、第３図Ａ，Ｂは夫々第２の配線例によるパター
ン平面図およびその等価回路図、第４図は従来例を示す
回路図である。 Ｒ１〜Ｒ６，Ｒｌ ｌ−Ｒｌ ３・・・・・・抵抗、Ｑ
ｌ，Ｑ２，Ｑｌ １〜Ｑ１３・・・・・・ｎｐｎパイポ
ーラトランシスタ，Ｑ３・・・・・・ダブルエミッタ型
ｎｐｎバイボーラトランジスタ、ＧＮＤ・・・・・・高
位側電源、ＶＢ・・・・・・定電流回路用バイアス電源
、Ｖ８８・・・・・・低電位側？源、ｖ１■・・・・・
・入力信号、Ｖ ６ ｕ ｌ・・・・・・非反転出力信
号、゛Ｖπ・・・・・・反転出力信号、ＶＲＥア・・・
・・・基準電圧。
Claims (1)
- 複数の抵抗および複数のトランジスタを含む基本セルが
複数個配置され、該複数個の基本セルに対して配線を施
すことによって所望の論理回路を構成できるマスタース
ライス方式の半導体集積回路装置において、前記基本セ
ルに対する配線を変更することにより、各トランジスタ
に流れる電流を幾通りかに選択できるようになされてい
ることを特徴とする半導体集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-305493 | 1989-11-24 | ||
| JP30549389 | 1989-11-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218668A true JPH03218668A (ja) | 1991-09-26 |
Family
ID=17945827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2299530A Pending JPH03218668A (ja) | 1989-11-24 | 1990-11-05 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JPH03218668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06216353A (ja) * | 1993-01-14 | 1994-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路の基本セルとその形成方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3043250B2 (ja) * | 1993-12-27 | 2000-05-22 | ヒュンダイ エレクトロニクス アメリカ | ゲートアレイ用アナログ出力駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3558992A (en) * | 1968-06-17 | 1971-01-26 | Rca Corp | Integrated circuit having bonding pads over unused active area components |
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| JPS5690548A (en) * | 1979-11-20 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device by master slice system |
| JPS6074455A (ja) * | 1983-09-29 | 1985-04-26 | Fujitsu Ltd | マスタスライス集積回路 |
-
1990
- 1990-11-05 JP JP2299530A patent/JPH03218668A/ja active Pending
- 1990-11-21 US US07/616,897 patent/US5237215A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49122675A (ja) * | 1973-03-26 | 1974-11-22 | ||
| JPS59181642A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 集積回路装置 |
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| JPH06216353A (ja) * | 1993-01-14 | 1994-08-05 | Nippon Telegr & Teleph Corp <Ntt> | Ｅｃｌ回路の基本セルとその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5237215A (en) | 1993-08-17 |
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