JP2811740B2 - 集積回路 - Google Patents

集積回路

Info

Publication number
JP2811740B2
JP2811740B2 JP10246589A JP10246589A JP2811740B2 JP 2811740 B2 JP2811740 B2 JP 2811740B2 JP 10246589 A JP10246589 A JP 10246589A JP 10246589 A JP10246589 A JP 10246589A JP 2811740 B2 JP2811740 B2 JP 2811740B2
Authority
JP
Japan
Prior art keywords
resistor
divided
resistance
integrated circuit
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP10246589A
Other languages
English (en)
Other versions
JPH02281652A (ja
Inventor
和夫 足達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10246589A priority Critical patent/JP2811740B2/ja
Publication of JPH02281652A publication Critical patent/JPH02281652A/ja
Application granted granted Critical
Publication of JP2811740B2 publication Critical patent/JP2811740B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に関する。
〔従来の技術〕
従来、集積回路の素子の配置，配線（以下レイアウト
と呼ぶ）の設計の際、回路の特性上の問題から特定の素
子間の相対精度が要求される場合が非常に多くある。
第３図は従来のカレントミラー回路の一部分の回路図
である。
トランジスタTr1〜Trnはベースが共通に接続され、各
トランジスタのエミッタはそれぞれ抵抗R1〜Rnを介して
接地される。
今、二つのトランジスタTr1とTr2とを取上げて、そこ
に流れる電流を見ると、トラジスタTr1とTr2に流れる電
流の相対比は抵抗R1と抵抗R2の相対比及びトランジスタ
Tr1とTr2のベース・エミッタ間順方向電圧VBEにより決
定される。従って、トランジスタTr1とTr2に流れる電流
の相対比の精度を向上させるためには、抵抗R1及び抵抗
R2の相対精度の向上及びトランジスタTr1及びTr2のVBE
の相対精度の向上が重要となってくる。
第４図は第３図のＡ部を半導体基板に形成したものの
平面図である。
カレントミラー回路のような相対精度を要求される回
路においては、素子はできる限り近接配置するといった
手法が取られている。これは、素子の特性を左右する不
純物濃度や形状のばらつきの影響をできる限り少くする
ためである。
〔発明が解決しようとする課題〕
最近の集積回路の規模は、１チップ化等により益々規
模が大きくなってきており、相対精度を要求される素子
が必ずしも近接して配置できるとは限らないといった問
題が出ている。従って、上述した従来の技術では回路設
計側からの要求精度を満たせない場合がある。
〔課題を解決するための手段〕
本発明は、相対精度を必要とするトランジスタと抵抗
とから成る組が複数個ベースが連結されて成る回路を有
する集積回路において、前記抵抗がその抵抗値が変らな
いように二つの抵抗素子に分割されかつ分割された二つ
の抵抗素子の抵抗値が同値であり、一つの組の分割抵抗
素子のうちの一つの抵抗素子と他の組の分割抵抗素子の
うちの一つの抵抗素子とを入れ換えて隣接配置し、各抵
抗の組毎に配線で直列接続したことを特徴とする。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の一実施例の部分平面図、第２図は第
１図に示す実施例の等価回路図である。
第１図及び第２図に示すように、本実施例において
は、エミッタ接地抵抗がそれぞれ抵抗R11とR12、及びR
21とR22とに二つに分割され、かつ直列接続される。そ
して抵抗R11R22とは隣接配置され、抵抗R12とR21とが隣
接配置される。抵抗R11とR12とは、元の抵抗値R1と変ら
ないように、そしてR11とR12とは同値になるように、即
ち、R11＋R12＝R1,R11≒R12が成立つように分割する。
抵抗R21,R22についても同様に、R21＋R22＝R2,R21≒R22
が成立つように分割する。
このように分割して、かつ第１図に示すような隣接配
置すると、抵抗R11と抵抗R22との相対精度は良くなる。
抵抗R12と抵抗R23についても同じことが言える。従っ
て、抵抗R11とR12から形成される抵抗R1と抵抗R21とR22
から形成される抵抗R2との相対精度は非常に良くなる。
〔発明の効果〕
以上説明したように、本発明は、相対精度を必要とす
る素子を二つに分割し、隣接配置した後配線で接続する
ようにしたので、相対精度を向上できるという効果があ
る。
【図面の簡単な説明】
第１図は本発明の一実施例の部分平面図、第２図は第１
図に示す実施例の等価回路図、第３図は従来のカレント
ミラー回路の一部分の回路図、第４図は第３図のＡ部を
半導体基板に形成したものの平面図である。 3,4,5……配線、８……GND配線、R1〜Rn……抵抗、R11,
R12,R21,R22……抵抗、Tr1〜Trn……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】相対精度を必要とするトランジスタと抵抗
    とから成る組が複数個ベースが連結されて成る回路を有
    する集積回路において、前記抵抗がその抵抗値が変らな
    いように二つの抵抗素子に分割されかつ分割された二つ
    の抵抗素子の抵抗値が同値であり、一つの組の分割抵抗
    素子のうちの一つの抵抗素子と他の組の分割抵抗素子の
    うちの一つの抵抗素子とを入れ換えて隣接配置し、各抵
    抗の組毎に配線で直列接続したことを特徴とする集積回
    路。
JP10246589A 1989-04-21 1989-04-21 集積回路 Expired - Lifetime JP2811740B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10246589A JP2811740B2 (ja) 1989-04-21 1989-04-21 集積回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10246589A JP2811740B2 (ja) 1989-04-21 1989-04-21 集積回路

Publications (2)

Publication Number Publication Date
JPH02281652A JPH02281652A (ja) 1990-11-19
JP2811740B2 true JP2811740B2 (ja) 1998-10-15

Family

ID=14328207

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10246589A Expired - Lifetime JP2811740B2 (ja) 1989-04-21 1989-04-21 集積回路

Country Status (1)

Country Link
JP (1) JP2811740B2 (ja)

Also Published As

Publication number Publication date
JPH02281652A (ja) 1990-11-19

Similar Documents

Publication Publication Date Title
JP2811740B2 (ja) 集積回路
JPH0434307B2 (ja)
JP2819787B2 (ja) 定電流源回路
JPH0422026B2 (ja)
JPH02122545A (ja) セミカスタム半導体集積回路の設計方法
EP0073608B1 (en) Masterslice integrated circuit device and method for manufacturing the same
JP3179211B2 (ja) 半導体集積回路装置
JP2674378B2 (ja) 半導体集積回路装置
JPH0120538B2 (ja)
JPS643056B2 (ja)
JPH0418459B2 (ja)
JP2529396B2 (ja) 半導体集積回路装置
JPH0666655B2 (ja) Ｅｃｌ集積回路
JP2624280B2 (ja) Ｉｉｌ素子
JPH0731303Y2 (ja) 電圧発生回路
US5694078A (en) Semiconductor integrated circuit having regularly arranged transistor basic cells
JPS5860561A (ja) 半導体集積回路装置
JPH03218668A (ja) 半導体集積回路装置
JP2901280B2 (ja) 半導体装置
JPS61150229A (ja) 集積回路
JPH0237102B2 (ja)
JPH0117170B2 (ja)
JPS61248440A (ja) マスタ−スライス方式論理集積回路
JPH0590848A (ja) 半導体集積回路の中のカレントミラー回路
JPH0287666A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 9

Free format text: PAYMENT UNTIL: 20070807

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20080807

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 10

Free format text: PAYMENT UNTIL: 20080807

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 11

Free format text: PAYMENT UNTIL: 20090807

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090807

Year of fee payment: 11