JP2674378B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000002184 metal Substances 0.000 description 45
- 230000003014 reinforcing effect Effects 0.000 description 23
- 230000002787 reinforcement Effects 0.000 description 16
- 239000011295 pitch Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
り、特に、ＣＭＯＳトランジスタ及びバイポーラトラン
ジスタからなる高密度、高速で低消費電力のゲートアレ
イＬＳＩに関する。
り、特に、ＣＭＯＳトランジスタ及びバイポーラトラン
ジスタからなる高密度、高速で低消費電力のゲートアレ
イＬＳＩに関する。
【０００２】
【従来の技術】（１）従来のBiCMOSゲートアレイの基本
セルの例を図２に示す。図２には、基本セル２０のパタ
ーンを２個示している。基本セル２０は、BiCMOSゲート
のトーテムポール出力を形成するＮＰＮトランジスタ２
４と２５、ＮＰＮトランジスタ２４を駆動するＰＭＯＳ
トランジスタ２１、ＮＰＮトランジスタ２５を駆動する
ＮＭＯＳトランジスタ２２、ＮＰＮトランジスタ２４の
ベース電荷引き抜き用のＮＭＯＳトランジスタ２３、Ｎ
ＰＮトランジスタ２４のベース，エミッタ間に挿入する
抵抗２６、及び、ＮＰＮトランジスタ２５のベース，エ
ミッタ間に挿入する抵抗２７から構成されている。ＭＯ
Ｓは４入力構成である。基本セル２０の横幅は６ピッチ
で、この場合の横幅は、Ｎウェル２９で囲まれたＮＰＮ
トランジスタ２５を配置するレイアウトルールで決まっ
ている。従って、抵抗２６，２７はＮＰＮトランジスタ
２４，２５の横側に配置できずに、ＮＰＮトランジスタ
２４，２５の上下に、配置されている。
セルの例を図２に示す。図２には、基本セル２０のパタ
ーンを２個示している。基本セル２０は、BiCMOSゲート
のトーテムポール出力を形成するＮＰＮトランジスタ２
４と２５、ＮＰＮトランジスタ２４を駆動するＰＭＯＳ
トランジスタ２１、ＮＰＮトランジスタ２５を駆動する
ＮＭＯＳトランジスタ２２、ＮＰＮトランジスタ２４の
ベース電荷引き抜き用のＮＭＯＳトランジスタ２３、Ｎ
ＰＮトランジスタ２４のベース，エミッタ間に挿入する
抵抗２６、及び、ＮＰＮトランジスタ２５のベース，エ
ミッタ間に挿入する抵抗２７から構成されている。ＭＯ
Ｓは４入力構成である。基本セル２０の横幅は６ピッチ
で、この場合の横幅は、Ｎウェル２９で囲まれたＮＰＮ
トランジスタ２５を配置するレイアウトルールで決まっ
ている。従って、抵抗２６，２７はＮＰＮトランジスタ
２４，２５の横側に配置できずに、ＮＰＮトランジスタ
２４，２５の上下に、配置されている。
【０００３】メタル３層配線を有するゲートアレイ３０
の場合、図３に示す様に、入出力回路領域３１の内側
に、基本セル２０が、全面に敷き詰められている。１層
目と２層目のメタルで論理回路が形成され、主に、２層
目と３層目のメタルで論理回路間が接続される。論理回
路間を接続する１層目と３層目のメタル配線はＸ方向に
走り、２層目のメタル配線はＹ方向に走る。
の場合、図３に示す様に、入出力回路領域３１の内側
に、基本セル２０が、全面に敷き詰められている。１層
目と２層目のメタルで論理回路が形成され、主に、２層
目と３層目のメタルで論理回路間が接続される。論理回
路間を接続する１層目と３層目のメタル配線はＸ方向に
走り、２層目のメタル配線はＹ方向に走る。
【０００４】（２）基本セルに電源を供給する、従来の
電源補強線の布線法を図６に示す。
電源補強線の布線法を図６に示す。
【０００５】ＬＳＩチップの内部領域６０に、基本セル
６１が全面に敷き詰められている。
６１が全面に敷き詰められている。
【０００６】Ｙ方向に、２層目のメタルから成るＶｃｃ
電源補強線６２とＧＮＤ電源補強線６３が布線されてい
る。Ｘ方向には、３層目のメタルから成るＶｃｃ電源補
強線６４とＧＮＤ電源補強線６５が布線されている。Ｘ
方向に布線されている３層目のメタルから成るＶｃｃ電
源補強線６４とＧＮＤ電源補強線６５は、それらの幅の
和が、基本セル高の整数倍であり、通常は、基本セルか
らはみ出さずに、基本セルの真上を走っている。
電源補強線６２とＧＮＤ電源補強線６３が布線されてい
る。Ｘ方向には、３層目のメタルから成るＶｃｃ電源補
強線６４とＧＮＤ電源補強線６５が布線されている。Ｘ
方向に布線されている３層目のメタルから成るＶｃｃ電
源補強線６４とＧＮＤ電源補強線６５は、それらの幅の
和が、基本セル高の整数倍であり、通常は、基本セルか
らはみ出さずに、基本セルの真上を走っている。
【０００７】
【発明が解決しようとする課題】（１）上記従来技術で
は、まず第１に、抵抗２６と２７が、ＮＰＮトランジス
タ２４と２５の横側に配置できないので、基本セル２０
の高さが必要以上に高くなり、搭載ゲート数、引いて
は、有効ゲート数が減少するという問題があった。即
ち、Ｘ方向の配線チャネル数を必要以上に確保してしま
い、実装密度が低下する問題があった。
は、まず第１に、抵抗２６と２７が、ＮＰＮトランジス
タ２４と２５の横側に配置できないので、基本セル２０
の高さが必要以上に高くなり、搭載ゲート数、引いて
は、有効ゲート数が減少するという問題があった。即
ち、Ｘ方向の配線チャネル数を必要以上に確保してしま
い、実装密度が低下する問題があった。
【０００８】次に、論理回路の出力部を常に、BiCMOSゲ
ートで構成したとしても、約４０％のＮＰＮトランジス
タが未使用になることが経験上わかっている。また、Bi
CMOSゲートとＣＭＯＳゲートのスピードを比較すると、
図４に示すように、低負荷部では、ＣＭＯＳゲートの方
が高速である。そこで、BiCMOSゲートアレイにおいて
も、論理回路の出力部を常に、BiCMOSゲートで構成する
のではなく、負荷の軽い論理回路の出力部はＣＭＯＳゲ
ートで構成しようという動きがある。従って、未使用の
ＮＰＮトランジスタが更に発生し、実装しているＮＰＮ
トランジスタの無駄が生じるという問題があった。
ートで構成したとしても、約４０％のＮＰＮトランジス
タが未使用になることが経験上わかっている。また、Bi
CMOSゲートとＣＭＯＳゲートのスピードを比較すると、
図４に示すように、低負荷部では、ＣＭＯＳゲートの方
が高速である。そこで、BiCMOSゲートアレイにおいて
も、論理回路の出力部を常に、BiCMOSゲートで構成する
のではなく、負荷の軽い論理回路の出力部はＣＭＯＳゲ
ートで構成しようという動きがある。従って、未使用の
ＮＰＮトランジスタが更に発生し、実装しているＮＰＮ
トランジスタの無駄が生じるという問題があった。
【０００９】本発明の目的は、実装密度が高く、高速で
低消費電力のBiCMOSゲートアレイＬＳＩを提供すること
にある。
低消費電力のBiCMOSゲートアレイＬＳＩを提供すること
にある。
【００１０】（２）上記従来技術では、Ｘ方向に布線さ
れている３層目のメタルから成るＶcc電源補強線６４と
ＧＮＤ電源補強線６５の下にある基本セルの入出力端子
へは、３層目のメタルから成る信号線では接続できな
い。電源補強線と短絡してしまうためである。従って、
搭載ゲートのうちで、３層目のメタルから成るＶｃｃ電
源補強線６４とＧＮＤ電源補強線６５の下にある基本セ
ルは使用できないので、実際に使用できるゲート数が減
少してしまう問題があった。
れている３層目のメタルから成るＶcc電源補強線６４と
ＧＮＤ電源補強線６５の下にある基本セルの入出力端子
へは、３層目のメタルから成る信号線では接続できな
い。電源補強線と短絡してしまうためである。従って、
搭載ゲートのうちで、３層目のメタルから成るＶｃｃ電
源補強線６４とＧＮＤ電源補強線６５の下にある基本セ
ルは使用できないので、実際に使用できるゲート数が減
少してしまう問題があった。
【００１１】本発明の目的は、有効ゲート数の多いゲー
トアレイＬＳＩを提供することにある。
トアレイＬＳＩを提供することにある。
【００１２】
【課題を解決するための手段】（１）上記目的を達成す
るために、基本セル内のＭＯＳトランジスタ数に対する
ＮＰＮトランジスタ数を減らして、ＮＰＮトランジスタ
の無駄が少なくなるようにしたものである。また、ＮＰ
Ｎトランジスタのベース，エミッタ間に入る抵抗をＮＰ
Ｎトランジスタの横側に配置し、基本セルのセル高が必
要以上に高くならないようにしたものである。
るために、基本セル内のＭＯＳトランジスタ数に対する
ＮＰＮトランジスタ数を減らして、ＮＰＮトランジスタ
の無駄が少なくなるようにしたものである。また、ＮＰ
Ｎトランジスタのベース，エミッタ間に入る抵抗をＮＰ
Ｎトランジスタの横側に配置し、基本セルのセル高が必
要以上に高くならないようにしたものである。
【００１３】（２）上記目的を達成するために、基本セ
ル内を通過する３層目のメタルから成るＶｃｃ電源補強
線とＧＮＤ電源補強線を設け、搭載ゲートのうちで、実
際に使用できないゲート数を減らすようにしたものであ
る。
ル内を通過する３層目のメタルから成るＶｃｃ電源補強
線とＧＮＤ電源補強線を設け、搭載ゲートのうちで、実
際に使用できないゲート数を減らすようにしたものであ
る。
【００１４】
【作用】（１）従来基本セルにおいて、論理回路の出力
部を常に、BiCMOSゲートで構成すると、約４０％のＮＰ
Ｎトランジスタが未使用になることが経験上わかってい
る。また、BiCMOSゲートアレイにおいても、論理回路の
出力部を常に、BiCMOSゲートで構成するのではなく、負
荷の軽い論理回路の出力部は、負荷の軽い所で高性能な
ＣＭＯＳゲートで構成しようという動きがある。従っ
て、ＮＰＮトランジスタを従来例の５０％に減らすこと
によって、ＮＰＮトランジスタの無駄をほとんどなくす
ことができる。また、ＮＰＮトランジスタを減らすこと
によって生じた空きスペースに、ベース，エミッタ間に
入る抵抗を配置できるので、基本セル高を適切な配線チ
ャネル数に合わせることができ、実装密度を高めること
ができる。
部を常に、BiCMOSゲートで構成すると、約４０％のＮＰ
Ｎトランジスタが未使用になることが経験上わかってい
る。また、BiCMOSゲートアレイにおいても、論理回路の
出力部を常に、BiCMOSゲートで構成するのではなく、負
荷の軽い論理回路の出力部は、負荷の軽い所で高性能な
ＣＭＯＳゲートで構成しようという動きがある。従っ
て、ＮＰＮトランジスタを従来例の５０％に減らすこと
によって、ＮＰＮトランジスタの無駄をほとんどなくす
ことができる。また、ＮＰＮトランジスタを減らすこと
によって生じた空きスペースに、ベース，エミッタ間に
入る抵抗を配置できるので、基本セル高を適切な配線チ
ャネル数に合わせることができ、実装密度を高めること
ができる。
【００１５】（２）基本セル内を通過する３層目のメタ
ルから成るＶｃｃ電源補強線とＧＮＤ電源補強線を、１
層目のメタルから成る基本セル電源線と同程度の幅で設
けることによって、基本セルの入出力端子への信号を、
２層目と３層目のメタル配線で接続できる。従って、３
層目のメタルから成るＶｃｃ電源補強線とＧＮＤ電源補
強線のために、使用できない基本セルが発生しない。故
に、有効ゲート数を増加させることができる。
ルから成るＶｃｃ電源補強線とＧＮＤ電源補強線を、１
層目のメタルから成る基本セル電源線と同程度の幅で設
けることによって、基本セルの入出力端子への信号を、
２層目と３層目のメタル配線で接続できる。従って、３
層目のメタルから成るＶｃｃ電源補強線とＧＮＤ電源補
強線のために、使用できない基本セルが発生しない。故
に、有効ゲート数を増加させることができる。
【００１６】
【実施例】（１）本発明の一実施例を図１に示す。図１
は、BiCMOSゲートアレイの基本セルパターンを示す。図
１には、基本セル１０のパターンを２個示している。基
本セル１０は、BiCMOSゲートのトーテムポール出力を形
成するＮＰＮトランジスタ１４と１５、ＮＰＮトランジ
スタ１４を駆動するか、ＣＭＯＳゲートを構成するＰＭ
ＯＳトランジスタ１１，１０１、ＮＰＮトランジスタ１
５を駆動するか、ＣＭＯＳゲートを構成するＮＭＯＳト
ランジスタ１２，１０２、ＮＰＮトランジスタ１４のベ
ース電荷引き抜き用、あるいは、ＣＭＯＳゲートを構成
するNMOSトランジスタ１３，１０３、ＮＰＮトランジス
タ１４のベース，エミッタ間に挿入する抵抗１６、及
び、ＮＰＮトランジスタ１５のベース，エミッタ間に挿
入する抵抗１７から構成されている。ＭＯＳは４入力構
成である。偶数入力にすることによって、ＲＡＭセルが
構成しやすくなる。基本セル１０の横幅は１０ピッチ
で、この場合の横幅は、ＭＯＳトランジスタを配置する
レイアウトルールで決まっている。従って、抵抗１６，
１７はＮＰＮトランジスタ１４，１５の横側に配置でき
るので、基本セル高を図２に示した従来例より小さくで
き、適切な配線チャネル数に相当する基本セル高にする
ことができる。また、ＮＰＮトランジスタ１５と抵抗１
７を囲むＮウェル１９の配置は、この場合、余裕がある
ので、NPNトランジスタ１５，１４のエミッタ長を従来
例より長くできる。したがって、カットオフ周波数を高
コレクタ電流領域でも高くすることができるので、BiCM
OSゲートの速度を高めることができる。
は、BiCMOSゲートアレイの基本セルパターンを示す。図
１には、基本セル１０のパターンを２個示している。基
本セル１０は、BiCMOSゲートのトーテムポール出力を形
成するＮＰＮトランジスタ１４と１５、ＮＰＮトランジ
スタ１４を駆動するか、ＣＭＯＳゲートを構成するＰＭ
ＯＳトランジスタ１１，１０１、ＮＰＮトランジスタ１
５を駆動するか、ＣＭＯＳゲートを構成するＮＭＯＳト
ランジスタ１２，１０２、ＮＰＮトランジスタ１４のベ
ース電荷引き抜き用、あるいは、ＣＭＯＳゲートを構成
するNMOSトランジスタ１３，１０３、ＮＰＮトランジス
タ１４のベース，エミッタ間に挿入する抵抗１６、及
び、ＮＰＮトランジスタ１５のベース，エミッタ間に挿
入する抵抗１７から構成されている。ＭＯＳは４入力構
成である。偶数入力にすることによって、ＲＡＭセルが
構成しやすくなる。基本セル１０の横幅は１０ピッチ
で、この場合の横幅は、ＭＯＳトランジスタを配置する
レイアウトルールで決まっている。従って、抵抗１６，
１７はＮＰＮトランジスタ１４，１５の横側に配置でき
るので、基本セル高を図２に示した従来例より小さくで
き、適切な配線チャネル数に相当する基本セル高にする
ことができる。また、ＮＰＮトランジスタ１５と抵抗１
７を囲むＮウェル１９の配置は、この場合、余裕がある
ので、NPNトランジスタ１５，１４のエミッタ長を従来
例より長くできる。したがって、カットオフ周波数を高
コレクタ電流領域でも高くすることができるので、BiCM
OSゲートの速度を高めることができる。
【００１７】図５は、図１の基本セルを用いてBiCMOS４
入力ＮＡＮＤゲートとＣＭＯＳ４入力ＮＡＮＤゲートを
形成した例である。実線は、１層目のメタル配線、黒丸
印は、１層目のメタル配線と素子とを接続するコンタク
ト、破線は、２層目のメタル配線、Ｘ印は、１層目のメ
タル配線と２層目のメタル配線とを接続するスルーホー
ルを示す。右側の回路図には、左側のパターンと対応す
る番号を付けている。この例では、ＮＭＯＳトランジス
タ１０３を未使用であるが、NMOS102と並列にして使う
ことも可能である。このように、本基本セルを用いるこ
とによって、BiCMOSゲートとＣＭＯＳゲートを図２の従
来基本セルに比べて、より小さい面積で構成することが
できる。横幅だけでも、１２ピッチを１０ピッチに縮め
ることが可能である。基本セル高も小さくなっているの
で、効果は更に、大きい。正確に効果を計算するには、
従来基本セルと本基本セルの場合での実装率、すなわ
ち、搭載基本ゲート数に対する有効ゲート数の比を考慮
しなければならないが、両者は同等の実装率をもつこと
がわかっているので、効果は上記で述べた様に大きい。
入力ＮＡＮＤゲートとＣＭＯＳ４入力ＮＡＮＤゲートを
形成した例である。実線は、１層目のメタル配線、黒丸
印は、１層目のメタル配線と素子とを接続するコンタク
ト、破線は、２層目のメタル配線、Ｘ印は、１層目のメ
タル配線と２層目のメタル配線とを接続するスルーホー
ルを示す。右側の回路図には、左側のパターンと対応す
る番号を付けている。この例では、ＮＭＯＳトランジス
タ１０３を未使用であるが、NMOS102と並列にして使う
ことも可能である。このように、本基本セルを用いるこ
とによって、BiCMOSゲートとＣＭＯＳゲートを図２の従
来基本セルに比べて、より小さい面積で構成することが
できる。横幅だけでも、１２ピッチを１０ピッチに縮め
ることが可能である。基本セル高も小さくなっているの
で、効果は更に、大きい。正確に効果を計算するには、
従来基本セルと本基本セルの場合での実装率、すなわ
ち、搭載基本ゲート数に対する有効ゲート数の比を考慮
しなければならないが、両者は同等の実装率をもつこと
がわかっているので、効果は上記で述べた様に大きい。
【００１８】メタル３層配線を有するゲートアレイ３０
の場合、図３に示す様に、入出力回路領域３１の内側
に、基本セル１０を全面に敷き詰めることができる。こ
の場合、基本セル１０を平行移動で敷き詰めることも、
Ｘ軸に対して、ミラー対称で敷き詰めることも可能であ
る。１層目と２層目のメタルで論理回路が形成され、主
に、２層目と３層目のメタルで論理回路間が接続され
る。論理回路間を接続する１層目と３層目のメタル配線
はＸ方向に走り、２層目のメタル配線はＹ方向に走る。
の場合、図３に示す様に、入出力回路領域３１の内側
に、基本セル１０を全面に敷き詰めることができる。こ
の場合、基本セル１０を平行移動で敷き詰めることも、
Ｘ軸に対して、ミラー対称で敷き詰めることも可能であ
る。１層目と２層目のメタルで論理回路が形成され、主
に、２層目と３層目のメタルで論理回路間が接続され
る。論理回路間を接続する１層目と３層目のメタル配線
はＸ方向に走り、２層目のメタル配線はＹ方向に走る。
【００１９】本実施例によれば、ＮＰＮトランジスタを
従来例の５０％に減らすことによって、ＮＰＮトランジ
スタの無駄をほとんどなくすことができる。また、ＮＰ
Ｎトランジスタを減らすことによって生じた空きスペー
スに、ベース，エミッタ間に入る抵抗を配置できたの
で、基本セル高を適切な配線チャネル数に合わせること
ができ、配線チャネル容量に関連した実装率を落すこと
なく、BiCMOSゲートアレイマスターチップを得ることが
できる。また、より小さい面積に、BiCMOSゲートとＣＭ
ＯＳゲートを構成できるので、実装密度の高いBiCMOSゲ
ートアレイＬＳＩを得ることができる。また、エミッタ
長を長くできるので、高速なBiCMOSゲートアレイＬＳＩ
を得ることができる。
従来例の５０％に減らすことによって、ＮＰＮトランジ
スタの無駄をほとんどなくすことができる。また、ＮＰ
Ｎトランジスタを減らすことによって生じた空きスペー
スに、ベース，エミッタ間に入る抵抗を配置できたの
で、基本セル高を適切な配線チャネル数に合わせること
ができ、配線チャネル容量に関連した実装率を落すこと
なく、BiCMOSゲートアレイマスターチップを得ることが
できる。また、より小さい面積に、BiCMOSゲートとＣＭ
ＯＳゲートを構成できるので、実装密度の高いBiCMOSゲ
ートアレイＬＳＩを得ることができる。また、エミッタ
長を長くできるので、高速なBiCMOSゲートアレイＬＳＩ
を得ることができる。
【００２０】（２）本発明の他の実施例を図７に示す。
基本セルに電源を供給する電源補強線の布線法を示して
いる。基本セル中の番号は図１の番号と同じである。基
本セルには、Ｘ方向に、ＮＰＮトランジスタとＭＯＳト
ランジスタの上を、１層目のメタルから成るＶｃｃ電源
線７０，７１とＧＮＤ電源線７２，７３が布線されてい
る。Ｙ方向に、破線で示した２層目のメタルから成るＶ
ｃｃ電源補強線７４とＧＮＤ電源補強線７５が布線され
ている。Ｘ方向には、一点鎖線で示した３層目のメタル
から成るＶｃｃ電源補強線７６とＧＮＤ電源補強線７７
が、１層目のメタルから成るＶｃｃ電源線７０とＧＮＤ
電源線７３と重なるように布線されている。Ｘ印は１層
目のメタルと２層目のメタルを接続するスルーホールで
あり、丸印は２層目のメタルと３層目のメタルを接続す
るスルーホールである。７６をＧＮＤ電源補強線、７７
をＶｃｃ電源補強線とすることもできるが、本実施例の
方が、２層目のメタルから成る電源補強線を流れる電流
が少なくなり、望ましい。基本セル中で、Ｘ方向に走る
一点鎖線で示した３層目のメタルから成るＶｃｃ電源補
強線７６とＧＮＤ電源補強線７７以外の場所は、Ｘ方向
の配線チャネル領域として使用できる。本実施例では、
BiCMOSゲートアレイで説明したが、CMOSゲートアレイ等
であっても良い。
基本セルに電源を供給する電源補強線の布線法を示して
いる。基本セル中の番号は図１の番号と同じである。基
本セルには、Ｘ方向に、ＮＰＮトランジスタとＭＯＳト
ランジスタの上を、１層目のメタルから成るＶｃｃ電源
線７０，７１とＧＮＤ電源線７２，７３が布線されてい
る。Ｙ方向に、破線で示した２層目のメタルから成るＶ
ｃｃ電源補強線７４とＧＮＤ電源補強線７５が布線され
ている。Ｘ方向には、一点鎖線で示した３層目のメタル
から成るＶｃｃ電源補強線７６とＧＮＤ電源補強線７７
が、１層目のメタルから成るＶｃｃ電源線７０とＧＮＤ
電源線７３と重なるように布線されている。Ｘ印は１層
目のメタルと２層目のメタルを接続するスルーホールで
あり、丸印は２層目のメタルと３層目のメタルを接続す
るスルーホールである。７６をＧＮＤ電源補強線、７７
をＶｃｃ電源補強線とすることもできるが、本実施例の
方が、２層目のメタルから成る電源補強線を流れる電流
が少なくなり、望ましい。基本セル中で、Ｘ方向に走る
一点鎖線で示した３層目のメタルから成るＶｃｃ電源補
強線７６とＧＮＤ電源補強線７７以外の場所は、Ｘ方向
の配線チャネル領域として使用できる。本実施例では、
BiCMOSゲートアレイで説明したが、CMOSゲートアレイ等
であっても良い。
【００２１】本実施例によれば、基本セル内を通過する
３層目のメタルから成るＶｃｃ電源補強線とＧＮＤ電源
補強線を、１層目のメタルから成る基本セル電源線と同
程度の幅で設けることによって、基本セルの入出力端子
への信号を、２層目と３層目のメタル配線で接続できる
ので、３層目のメタルから成るＶｃｃ電源補強線とＧＮ
Ｄ電源補強線のために、使用できない基本セルが発生し
ない。故に、有効ゲート数を増加させることができる。
３層目のメタルから成るＶｃｃ電源補強線とＧＮＤ電源
補強線を、１層目のメタルから成る基本セル電源線と同
程度の幅で設けることによって、基本セルの入出力端子
への信号を、２層目と３層目のメタル配線で接続できる
ので、３層目のメタルから成るＶｃｃ電源補強線とＧＮ
Ｄ電源補強線のために、使用できない基本セルが発生し
ない。故に、有効ゲート数を増加させることができる。
【００２２】
【発明の効果】（１）本発明によれば、基本セル中のＮ
ＰＮトランジスタの数を適切に設定し、基本セル高を配
線チャネル容量における適正値にしたので、BiCMOSゲー
トアレイにおける未使用ＮＰＮトランジスタの数を減ら
すことができ、実装密度の高い、高速なBiCMOSゲートア
レイを得ることができるという効果を有する。（２）本
発明によれば、３層目のメタルから成る、Ｘ方向に走る
電源補強線を、１層目のメタルから成る、基本セル電源
線と同程度の幅にして、布線したので、使えない基本セ
ル数を減少でき、有効ゲート数の大きいゲートアレイを
得ることができるという効果を有する。
ＰＮトランジスタの数を適切に設定し、基本セル高を配
線チャネル容量における適正値にしたので、BiCMOSゲー
トアレイにおける未使用ＮＰＮトランジスタの数を減ら
すことができ、実装密度の高い、高速なBiCMOSゲートア
レイを得ることができるという効果を有する。（２）本
発明によれば、３層目のメタルから成る、Ｘ方向に走る
電源補強線を、１層目のメタルから成る、基本セル電源
線と同程度の幅にして、布線したので、使えない基本セ
ル数を減少でき、有効ゲート数の大きいゲートアレイを
得ることができるという効果を有する。
【図１】本発明の一実施例のBiCMOS基本セルパターン。
【図２】従来のBiCMOS基本セルパターン。
【図３】本発明の一実施例のマスタチップ構成。
【図４】BiCMOSゲートとＣＭＯＳゲートのスピード特性
図。
図。
【図５】本発明の一実施例のBiCMOS基本セルを用いて構
成したBiCMOSゲートとＣＭＯＳゲートの例。
成したBiCMOSゲートとＣＭＯＳゲートの例。
【図６】従来の電源補強線の布線法。
【図７】本発明の他の実施例の電源補強線の布線法。
１０…基本セル、１１，１０１…ＰＭＯＳトランジス
タ、１２，１３，１０２，１０３…ＮＭＯＳトランジス
タ、１４，１５…ＮＰＮトランジスタ、１６，１７…抵
抗、７４…２層目メタルから成るＶｃｃ電源補強線、７
５…２層目メタルから成るＧＮＤ電源補強線、７６…３
層目メタルから成るＶｃｃ電源補強線、７７…３層目メ
タルから成るＧＮＤ電源補強線。
タ、１２，１３，１０２，１０３…ＮＭＯＳトランジス
タ、１４，１５…ＮＰＮトランジスタ、１６，１７…抵
抗、７４…２層目メタルから成るＶｃｃ電源補強線、７
５…２層目メタルから成るＧＮＤ電源補強線、７６…３
層目メタルから成るＶｃｃ電源補強線、７７…３層目メ
タルから成るＧＮＤ電源補強線。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092 (72)発明者 神長 保男 茨城県日立市久慈町4026番地 株式会社 日立製作所 日立研究所内 (56)参考文献 特開 平２−37770（ＪＰ，Ａ) 特開 昭61−156751（ＪＰ，Ａ) 特開 平１−179344（ＪＰ，Ａ) 特開 平４−306863（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 ＣＭＯＳトランジスタとバイポーラトラン
ジスタを有するBiCMOSゲートアレイにおいて、その基本
セルのバイポーラトランジスタが形成される領域上に設
けられた第１の電源線と、該基本セルのＭＯＳトランジ
スタが形成される領域上に上記第１の電源線にほぼ平行
に設けられた第２の電源線とを具備し、 上記第１の電源線は上記第２の電源線よりも太いことを
特徴とする半導体集積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置にお
いて、 上記第１及び第２の電源線は、第１層目の導電層から形
成され、 上記第１層目の導電層の上に形成された第２層目の導電
層により形成され、かつ、上記第１及び第２の電源線に
交差する第３の電源線をさらに具備することを特徴とす
る半導体集積回路装置。 - 【請求項３】 ＣＭＯＳトランジスタとバイポーラトラン
ジスタを有するBiCMOSゲートアレイにおいて、 第１層目の導電層により形成された第１乃至第４の電源
線と、 上記第１層目よりも上に形成された第２層目の導電層に
より形成され、上記第１乃至第４の電源線に交差する第
５及び第６の電源線と、 上記第２層目よりも上に形成された第３層目の導電層に
より形成され、それぞれ上記第１、第４の電源線の上に
重なるように形成された第７及び第８の電源線とを具備
し、 上記第１及び４の電源線はバイポーラトランジスタが形
成される領域の上に形成され、 上記第２及び第３の電源線はＭＯＳトランジスタが形成
される領域の上に形成され、 上記第１、２、５及び７の電源線は第１の電位に接続さ
れ、上記第３、４、６及び８の電源線は第２の電位に接
続されることを特徴とする半導体集積回路装置。 - 【請求項４】 請求項３に記載の半導体集積回路装置にお
いて、 上記第１と第７の電源線はほぼ同一の幅に形成され、 上記第４と第８の電源線はほぼ同一の幅に形成されるこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213379A JP2674378B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3213379A JP2674378B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555531A JPH0555531A (ja) | 1993-03-05 |
| JP2674378B2 true JP2674378B2 (ja) | 1997-11-12 |
Family
ID=16638224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3213379A Expired - Fee Related JP2674378B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674378B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591995A (en) * | 1994-05-10 | 1997-01-07 | Texas Instruments, Incorporated | Base cell for BiCMOS and CMOS gate arrays |
| US5814846A (en) * | 1996-10-07 | 1998-09-29 | International Business Machines Corporation | Cell apparatus and method for use in building complex integrated circuit devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61156751A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 半導体集積回路 |
| JPH01179344A (ja) * | 1988-01-04 | 1989-07-17 | Toshiba Corp | 半導体装置 |
| JPH0642539B2 (ja) * | 1988-07-28 | 1994-06-01 | 株式会社東芝 | 論理回路 |
-
1991
- 1991-08-26 JP JP3213379A patent/JP2674378B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555531A (ja) | 1993-03-05 |
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