JPH01179344A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特に３２ビツトマイクロブ
ロツセサに代表される大規模論理集積回路半導体装置に
関する。

（従来の技術） 一般に、大規模論理集積回路半導体装置すなわち論理Ｌ
ＳＩは、ＮＡＮＤゲート、ＮＯＲゲート、インバータ、
フリップフロップ、ラッチ等の論理ゲートを金属配線層
によって接続することにより構成されている。そして計
算機を用いた自動配置配線の手法と組み合わされて、２
層の金属配線層を用いる構成が、現在の主流となってい
る。

従来の論理ＬＳＩの構成概略を、第２図に示す。

インバータ１１やＮＡＮＤゲート１２等の論理ゲートが
単位セルとして形成され、電源線としての金属配線層１
３および接地線としての金属配線層１４に挾まれたセル
アレイ領域１５に配列されている。また別に配線領域１
６が設けられており、この配線領域１６内に形成された
セル間配線としての金属配線層１７によって、インバー
タ１１やＮＡＮＤゲート１２等の論理ゲートが接続され
ている。

次に、従来の論理ＬＳＩにおいて、ＣＭＯＳインバータ
が直列に接続されている例を、第３図に示す。すなわち
電源線としての第１層金属配線層１８および接地線とし
ての第１層金属配線層１つに挾まれたセルアレイ領域２
０に、２つのＣＭＯ８を構成しているＰチャネルＭＯＳ
トランジスタ２１、．２２およびＮチャネルＭＯＳトラ
ンジスタ２３．２４が形成されている。ＰチャネルＭＯ
Ｓトランジスタ２１．２２のソース領域は、それぞれコ
ンタクトホール２５，２６を介して電源線としての第１
層金属配線層１８に接続され、ＰチャネルＭＯＳ）ラン
ジスタ２３，２４のソース領域は、それぞれコンタクト
ホール２７，２８を介して接地線としての第１層金属配
線層１９に接続されている。また、ＰチャネルＭＯＳト
ランジスタ２１およびＮチャネルＭＯＳトランジスタ２
３のドレイン領域は、それぞれコンタクトホール２９゜
３０を介し、セル内配線としての第１層金属配線層３１
によって、セルアレイ領域２０内に設けられた接続孔３
２に接続されている。同様に、ＰチャネルＭＯＳトラン
ジスタ２２およびＮチャネルＭＯＳトランジスタ２４の
ドレイン領域は、それぞれコンタクトホール３３．３４
を介し、セル内配線としての第１層金属配線層３５によ
って、セルアレイ領域２０内に設けられた接続孔３６に
接続されている。

そしてＰチャネルＭＯＳトランジスタ２１およびＮチャ
ネルＭＯＳ）ランジスタ２３のそれぞれのゲートは、入
力線としての多結晶シリコン層３７により、接地線とし
ての第１層金属配線層１９と交差して、配線領域３８に
設けられた接続孔３９に接続されている。同様に、Ｐチ
ャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳ
トランジスタ２４のそれぞれのゲートは、入力線として
の多結晶シリコン層４０により、電源線としての第１層
金属配線層１８と交差して、配線領域４１に設けられた
接続孔４２接続されている。

また、セル内配線としての第１層金属配線層が接続され
ているセルアレイ領域２０内の接続孔３２と配線領域４
１に設けられた接続孔４３とは、出力線としての第２層
金属配線層４４により、電源線としての第１層金属配線
層１８と交差して接続されている。同様に、セル内配線
としての第１層金属配線層が接続されているセルアレイ
領域２０内の接続孔３６と配線領域３８に設けられた接
続孔４５とは、出力線としての第２層金属配線層４６に
より、接地線としての第１層金属配線層１９と交差して
接続されている。

そして配線領域４１に設けられた接続孔４２゜４４は、
同一配線領域４１内に横方向に配置されたセル間配線と
しての第１層金属配線層４７によって接続されている。

同様に、接続孔３９．４８は、同一配線領域３８内に横
方向に配置されたセル間配線としての第１層金属配線層
４９によって接続されている。さらに、セルアレイ領域
２０を越えて配線されるセル間配線としての第２層金属
配線層５０は、電源線としての第１層金属配線層１８お
よび接地線としての第１層金属配線層１つと交差して、
配線領域３８内の接続孔４８と配線領域４１内の接続孔
５１とを接続している。

次に、従来の論理ＬＳＩにおける電源線の構成配置を第
４図に示す。論理ゲートが単位セルとして形成され配列
されているセルアレイ領域５２を挾んで、電源線として
の第１層金属配線層５３および接地線としての第１層金
属配線層５４が配置されている。またセルアレイ領域５
２間には、配線領域５５が設けられている。そしてセル
アレイ領域５２端において、電源線としての第１層金属
配線層５３および接地線としての第１層金属配線層５４
は、それぞれ電源線としての第２層金属配線層５６およ
び接地線としての第２層金属配線層５７と接続されてい
る。多くの場合、セルアレイ領域５２、電源線としての
第１層金属配線層５３および接地線としての第１層金属
配線層５４の合計の幅は、配線領域５５の幅に比べて小
さい。

（発明が解決しようとする問題点） しかしながら、上記のように第１および第２の２層構造
の金属配線層を用いる従来の論理ＬＳＩは、論理ＬＳＩ
の高集積化にともない、電源ノイズの問題が顕在化して
きた。すなわち内部ゲート回路の動作時に発生する電流
が大きくなると共に、ゲート回路に電源を供給する電源
線および接地線に発生するノイズが太き（なってくる。

通常、電源線および接地線にはアルミニウムＡＩ薄膜を
配線層として用いるが、この場合の配線層の抵抗は３０
〜５０ｍΩ／口である。第２図に示した例えばインバー
タ１１やＮＡＮＤゲート１２等の論理セルに直接に電源
を供給する電源線および接地線としての金属配線層１３
．１４には、１０〜２０μｍ幅のアルミニウムＡＩ薄膜
が用いられ、その長さはセルアレイ領域１５の長さに依
存して３〜５ｍｍ程度である。このとき、電源線および
接地線としての金属配線層１３．１４の抵抗は、５〜２
５Ωの値となる。

こうした条件において、セルアレイ領域１５で発生する
ピーク電流が数十ｍＡになると、電源線および接地線に
発生するノイズの大きさは数百ｍＶになり、回路誤動作
を引き起こすという問題が起こる。またそればかりか、
論理ＬＳＩの主流であるＣＭＯＳデバイスの場合には、
寄生サイリスク構造に起因するラッチアップ現象のトリ
ガ源となるという問題も起こる。このような問題は、電
源線および接地線としての金属配線層の幅を太（して、
その抵抗を小さくすることによって改善される。しかし
、配線領域１６には、電源線および接地線と同じ信号線
としての金属配線層が存在するため、電源線および接地
線としての金属配線層の幅を太くすることは、直接に論
理ＬＳＩの集積度の低下を招くという問題が起こる。

本発明は上記事情を考慮してなされたもので、集積度が
低下することなく、回路動作によるノイズの発生が飛躍
的に減少する半導体装置を提供することを目的とする。

［発明の構成コ （問題を解決するための手段） 本発明による半導体装置は、能動素子が配置される素子
領域と、前記素子領域に隣接して設けられ、前記能動素
子間を接続する第１の金属配線層が配置される配線領域
とを有する半導体装置において、電源線としての第２の
金属配線層および接地線としての第３の金属配線層の少
なくともいずれか一方が前記配線領域に設けられ、前記
第１の金属配線層と多層構造を形成していることを特徴
とする。

また、前記第２の金属配線層と前記第３の金属配線層と
が前記配線領域において多層構造を形成し、層間絶縁層
を介して対向する面積が前記第２の金属配線層および前
記第３の金属配線層の幅の少なくとも１／２以上である
ことを特徴とする。

（作　用） 本発明により、電源線としての第２の金属配線層および
接地線としての第３の金属配線層の少なくともいずれか
一方の幅が広くなり、従って抵抗が減少する。また、電
源線としての第２の金属配線層と接地線としての第３の
金属配線層との間に大きな静電容量が形成される。

（実施例） 本発明の一実施例による半導体装置を、第１図を用いて
説明する。半導体基板上に、第１の電源線としての第１
層金属配線層１および接地線としての第１層金属配線層
２を形成する。このとき、第１の電源線としての第１層
金属配線層１および接地線としての第１層金属配線層２
に挾まれ、論理ゲート等の能動素子が単位セルとして形
成されている素子領域としてのセルアレイ領域３におい
ても、同時にセル内配線層を第１層金属配線層によって
形成するが、図面にはその記載を省略した。

そして全面に絶縁層を堆積した後、電源線としての第１
層金属配線層１上に接続孔４を開孔する（第１図（ａ）
）′。

次いで、第２の電源線としての第２層金属配線層５を形
成する。この第２の電源線としての第２層金属配線層５
は、接続孔４を介して、第１の電原線としての第１層金
属配線層１と接続されている。そしてまた第２の電源線
としての第２層金属配線層５は、接地線としての第１層
金属配線層２と、配線領域６上で広い範囲にわたり重複
している（第１図（ｂ））。

次いで、全面に絶縁層を堆積した後、セルアレイ領域３
の所定の位置に接続孔７を開孔する。そして第３の金属
配線層８を形成する。この第３の金属配線層８は、接続
孔７を介して、セルアレイ領域３を越えて配線されるセ
ル間配線層を形成している。

このような工程によって製造される３層構造の金属配線
層を有する本実施例は、従来は配線領域として割り当て
られていた部分に電源線および接地線を割り当てること
が可能となっている。このことにより、電源線インピー
ダンスは大幅に減少する。それは、電源線幅が広くなっ
たことによって抵抗が減少したことに加えて、電源線お
よび接地線が絶縁層を介して対向していることによって
静電容量を形成する面積が従来に比べて飛躍的に拡大し
てことによる。勿論従来においても、電源線および接地
線が交差する部分においては静電容量が存在していたが
、その大きさは交差部に限られているために極めて小さ
く、実質的な効果を持つことはなかった。

このようにして、例えば、従来は電源線および接地線と
しての金属配線層の幅がそれぞれ１０μｍ１配線領域の
幅が７０μｍとして設計されていた論理ＬＳＩは、本実
施例により、電源線および接地線の幅を８０μｍとする
ことができ、電源線インピーダンスは１／８に減少した
。このことにより、従来の方法では７０ｍＶの電源線ノ
イズが観測された回路が、同一の動作条件において、５
０ｍＶ以下の電源ノイズとなった。

なお、上記実施例においては、３層の金属配線層のうち
下方の２層が電源線および接地線として使用されるため
、配線領域における金属配線層は、従来の２層配線を使
用した場合に比べて信号配線の自由度が減少している。

このことを改善するためには、従来と同様の多層配線技
術を用い、配線領域に第４層金属配線層を設ければよい
。この第４層金属配線層によって、従来と同様の配線構
造が可能となる。さらにこのとき、セルアレイ領域にお
いて、電源線および接地線と同一層の金属配線層を信号
配線層に使用することができる。従って、総合的な集積
度は従来例に比べて向上させることができる。

［発明の効果］ 以上の通り本発明によれば、集積度を低下させることな
く、回路動作によるノイズの発生を飛躍的に減少させる
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例による半導体装置を説明す
るための工程図、第２図乃至第４図は、それぞれ従来の
半導体装置を示す図である。 １、　２．　５．８．　１３．　１４．　１７．　１８
゜１９．３１，３５，４４，４６，４７，４９゜５０．
５３，５４，５６．５７・・・金属配線層、３゜１５．
２０．５２・・・セルアレイ領域、４，７゜３２、　３
６．　３９，４２，４３，４５，４８゜５１・・・接続
孔、６，１６．３８，４１．５５・・・配線領域、１１
・・・インバータ、１２・・・ＮＡＮＤゲート、２１．
２２・・・ＮチャネルＭＯＳトランジスタ、２３．２４
・・・ＰチャネルＭＯＳトランジスタ、２５．２６，２
７，２８，２９，３０．３３゜３４・・・コンタクトホ
ール、３７．４０・・・多結晶シリコン層。 出願人代理人　　佐　　藤　　−雄 第１図（ａ） 第４図 第３図

Claims (1)

1. 【特許請求の範囲】 １、能動素子が配置される素子領域と、前記素子領域に
   隣接して設けられ、前記能動素子間を接続する第１の金
   属配線層が配置される配線領域とを有する半導体装置に
   おいて、電源線としての第２の金属配線層および接地線
   としての第３の金属配線層の少なくともいずれか一方が
   前記配線領域に設けられ、前記第１の金属配線層と多層
   構造を形成していることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
   前記第２の金属配線層と前記第３の金属配線層とが前記
   配線領域において多層構造を形成し、層間絶縁層を介し
   て対向する面積が前記第２の金属配線層および前記第３
   の金属配線層の幅の少なくとも１／２以上であることを
   特徴とする半導体装置。