JP3052374B2 - Ｃｍｏｓ集積回路のレイアウト方法 - Google Patents
Ｃｍｏｓ集積回路のレイアウト方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、CMOS集積回路のレイアウト方法に係わり、
特に配線領域を設けずとも半導体基板全体に回路素子を
配置することを可能にするための電源供給線及び信号線
のレイアウト方法に関する。
特に配線領域を設けずとも半導体基板全体に回路素子を
配置することを可能にするための電源供給線及び信号線
のレイアウト方法に関する。
従来の技術 これまで、64ビットMPUや16MビットDRAMのような非常
に大規模な半導体集積回路は、限られたチップ面積内に
できるだけ多くの素子を集積することにより開発されて
いる。従来、この集積度の向上は主にレイアウト設計時
に使用するデザインルールの縮小により達成されてお
り、レイアウト方法の改善はあまりなされていなかった
のが現状である。
に大規模な半導体集積回路は、限られたチップ面積内に
できるだけ多くの素子を集積することにより開発されて
いる。従来、この集積度の向上は主にレイアウト設計時
に使用するデザインルールの縮小により達成されてお
り、レイアウト方法の改善はあまりなされていなかった
のが現状である。
第５図は、この従来のレイアウト方法によってレイア
ウトされた二層のメタル配線層を有するCMOS集積回路の
上面図、第６図は第５図のAB線による断面図を示すもの
である。
ウトされた二層のメタル配線層を有するCMOS集積回路の
上面図、第６図は第５図のAB線による断面図を示すもの
である。
11は、PMOS−FET領域で手前から奥に向かって、ソー
ス・ドレイン領域11a、ポリシリコンゲート11b及びＮウ
ェル11cからなるPMOS−FET群が配置されている。12は、
NMOS−FET領域で手前から奥に向かって、ソース・ドレ
イン領域12a、ポリシリコンゲート12b及びＰウェル12c
からなるNMOS−FET群が配置されている。11と12を合わ
せてMOS−FET領域13とする。又、15はシリコン基板、16
は分離領域、17は素子と第１層メタル間の層間絶縁膜で
ある。21は電源電圧Vccの電源供給線（Vcc線）、22は基
準電圧Vssの電源供給線（Vss線）であり、同一の配線層
である第一層目のメタル配線層を用いて各々手前から奥
に向かって配線してある。又、26は第１層メタルと第２
層メタル間の層間絶縁膜である。31はMOS−FET領域13内
の隣接したFET間の信号伝達に用いられる信号線で、前
記領域内で第一層目のメタル配線層を用いて手前から奥
にあるいは右から左に向かって配線してある。32はMOS
−FET領域13と外部との間の信号伝達に用いられる信号
線で、前記MOS−FET領域13と配線領域14間で第二層目の
メタル配線層を用いて右から左に向かって配線してあ
る。33はMOS−FET領域13内の隔離したFET間あるいは前
記MOS−FET領域13と他のMOS−FET領域間の信号伝達に用
いられる信号線で、前記配線領域14内で第一層目のメタ
ル配線層を用いて手前から奥に向かって配線してあり、
前記信号線32と接続される。
ス・ドレイン領域11a、ポリシリコンゲート11b及びＮウ
ェル11cからなるPMOS−FET群が配置されている。12は、
NMOS−FET領域で手前から奥に向かって、ソース・ドレ
イン領域12a、ポリシリコンゲート12b及びＰウェル12c
からなるNMOS−FET群が配置されている。11と12を合わ
せてMOS−FET領域13とする。又、15はシリコン基板、16
は分離領域、17は素子と第１層メタル間の層間絶縁膜で
ある。21は電源電圧Vccの電源供給線（Vcc線）、22は基
準電圧Vssの電源供給線（Vss線）であり、同一の配線層
である第一層目のメタル配線層を用いて各々手前から奥
に向かって配線してある。又、26は第１層メタルと第２
層メタル間の層間絶縁膜である。31はMOS−FET領域13内
の隣接したFET間の信号伝達に用いられる信号線で、前
記領域内で第一層目のメタル配線層を用いて手前から奥
にあるいは右から左に向かって配線してある。32はMOS
−FET領域13と外部との間の信号伝達に用いられる信号
線で、前記MOS−FET領域13と配線領域14間で第二層目の
メタル配線層を用いて右から左に向かって配線してあ
る。33はMOS−FET領域13内の隔離したFET間あるいは前
記MOS−FET領域13と他のMOS−FET領域間の信号伝達に用
いられる信号線で、前記配線領域14内で第一層目のメタ
ル配線層を用いて手前から奥に向かって配線してあり、
前記信号線32と接続される。
以上のように従来のレイアウト方法によって構成され
たCMOS集積回路においては、MOS−FET領域13と配線領域
14とを分離しているためそれぞれの領域内で素子の配
置、信号線の引き回し及び素子と信号線や信号線と信号
線の接続などの自由度が高いレイアウトが可能となって
おり、レイアウト期間が短くてすむ点など有利な点が多
い。
たCMOS集積回路においては、MOS−FET領域13と配線領域
14とを分離しているためそれぞれの領域内で素子の配
置、信号線の引き回し及び素子と信号線や信号線と信号
線の接続などの自由度が高いレイアウトが可能となって
おり、レイアウト期間が短くてすむ点など有利な点が多
い。
発明が解決しようとする課題 しかしながら前記のようなレイアウト方法では、同一
の配線層に電源供給線（Vcc線及びVss線）を設けたた
め、信号線の配線領域を確保する必要があった。また次
世代のデバイスである64MビットDRAMに代表されるよう
なさらに非常に大規模な集積回路になるにつれて、素子
数や信号線数の増加に伴って、レイアウト設計時のデザ
インルールの縮小等ではデバイスのチップ面積を小面積
に維持することが非常に困難となっている。またこのこ
とによって様々な問題が生じてきている。例えば、チッ
プ面積の増大により信号線の配線長が増加することによ
る信号間のタイミングのずれ（スキュー）の問題、パッ
ケージ等の外的要因からチップ面積を必要以上に増加さ
せないようにするために電源供給線の配線幅を十分に確
保することができず、しかも以前よりも配線長が増加す
ることによって電源供給線のインピーダンスが大きくな
ることによる電源電圧のドロップや基準電圧の浮き等の
問題、レイアウト設計時のデザインルールの縮小により
信号線の間隔が狭くなることによる信号線間の相互干渉
の問題などである。これらの問題は、今後のMOS集積回
路の高集積化にマイナスとなる。
の配線層に電源供給線（Vcc線及びVss線）を設けたた
め、信号線の配線領域を確保する必要があった。また次
世代のデバイスである64MビットDRAMに代表されるよう
なさらに非常に大規模な集積回路になるにつれて、素子
数や信号線数の増加に伴って、レイアウト設計時のデザ
インルールの縮小等ではデバイスのチップ面積を小面積
に維持することが非常に困難となっている。またこのこ
とによって様々な問題が生じてきている。例えば、チッ
プ面積の増大により信号線の配線長が増加することによ
る信号間のタイミングのずれ（スキュー）の問題、パッ
ケージ等の外的要因からチップ面積を必要以上に増加さ
せないようにするために電源供給線の配線幅を十分に確
保することができず、しかも以前よりも配線長が増加す
ることによって電源供給線のインピーダンスが大きくな
ることによる電源電圧のドロップや基準電圧の浮き等の
問題、レイアウト設計時のデザインルールの縮小により
信号線の間隔が狭くなることによる信号線間の相互干渉
の問題などである。これらの問題は、今後のMOS集積回
路の高集積化にマイナスとなる。
本発明はかかる点に鑑み、MOS集積回路の機能を低下
させず、かつ高集積化することのできるCMOS集積回路の
レイアウト方法を提供することを目的とする。
させず、かつ高集積化することのできるCMOS集積回路の
レイアウト方法を提供することを目的とする。
課題を解決するための手段 請求項１記載の本発明のCMOS集積回路のレイアウト方
法は、二層のメタル配線層を有するCMOS集積回路の各メ
タル配線層に対して、一方の配線層に電源電圧Vccの電
源供給線（Vcc線）及び第１の信号線群、他方の配線層
に基準電圧Vssの電源供給線（Vss線）及び第２の信号線
群を割り振るレイアウト方法であって、前記第１、第２
の信号線群の内、一方の信号線群はCMOS集積回路の各回
路ブロック間の信号線（グローバル信号線）群とし、他
方の信号線群はCMOS集積回路の各回路ブロック内の回路
素子間の信号線（ローカル信号線）群とし、回路素子内
の信号線群の配線層をポリサイド配線層とするものであ
る。
法は、二層のメタル配線層を有するCMOS集積回路の各メ
タル配線層に対して、一方の配線層に電源電圧Vccの電
源供給線（Vcc線）及び第１の信号線群、他方の配線層
に基準電圧Vssの電源供給線（Vss線）及び第２の信号線
群を割り振るレイアウト方法であって、前記第１、第２
の信号線群の内、一方の信号線群はCMOS集積回路の各回
路ブロック間の信号線（グローバル信号線）群とし、他
方の信号線群はCMOS集積回路の各回路ブロック内の回路
素子間の信号線（ローカル信号線）群とし、回路素子内
の信号線群の配線層をポリサイド配線層とするものであ
る。
また、請求項２記載の本発明のCMOS集積回路のレイア
ウト方法は、二層のメタル配線層を有するCMOS集積回路
の各メタル配線層に対して、一方の配線層に電源電圧Vc
cの電源供給線（Vcc線）及び第１の信号線群、他方の配
線層に基準電圧Vssの電源供給線（Vss線）及び第２の信
号線群を割り振るレイアウト方法であって、半導体基板
全体にPMOS−FET領域とNMOS−FET領域を設け、各メタル
配線層に対して割り振られた電源供給線のうち、Vcc線
を前記PMOS−FET領域上に、Vss線を前記NMOS−FET領域
上に配置することで電源供給線を強化し、各メタル配線
層に対して割り振られた前記信号線群を各々の電源供給
線の下層及び上層に配線することにより、信号線の耐ノ
イズ性を向上させるものである。
ウト方法は、二層のメタル配線層を有するCMOS集積回路
の各メタル配線層に対して、一方の配線層に電源電圧Vc
cの電源供給線（Vcc線）及び第１の信号線群、他方の配
線層に基準電圧Vssの電源供給線（Vss線）及び第２の信
号線群を割り振るレイアウト方法であって、半導体基板
全体にPMOS−FET領域とNMOS−FET領域を設け、各メタル
配線層に対して割り振られた電源供給線のうち、Vcc線
を前記PMOS−FET領域上に、Vss線を前記NMOS−FET領域
上に配置することで電源供給線を強化し、各メタル配線
層に対して割り振られた前記信号線群を各々の電源供給
線の下層及び上層に配線することにより、信号線の耐ノ
イズ性を向上させるものである。
また請求項３記載の本発明のCMOS集積回路のレイアウ
ト方法は、請求項２記載のCMOS集積回路のレイアウト方
法において、第１、第２の信号線群の内、一方の信号線
群はCMOS集積回路の各回路ブロック間の信号線（グロー
バル信号線）群とし、他方の信号線群はCMOS集積回路の
各回路ブロック内の回路素子間の信号線（ローカル信号
線）群とするものである。
ト方法は、請求項２記載のCMOS集積回路のレイアウト方
法において、第１、第２の信号線群の内、一方の信号線
群はCMOS集積回路の各回路ブロック間の信号線（グロー
バル信号線）群とし、他方の信号線群はCMOS集積回路の
各回路ブロック内の回路素子間の信号線（ローカル信号
線）群とするものである。
請求項４記載の本発明のCMOS集積回路のレイアウト方
法は、請求項３記載のCMOS集積回路のレイアウト方法に
おいて、回路素子内の信号線群の配線層をポリサイド配
線層とするものである。
法は、請求項３記載のCMOS集積回路のレイアウト方法に
おいて、回路素子内の信号線群の配線層をポリサイド配
線層とするものである。
作用 請求項１に係る本発明は、まず、CMOS集積回路の各メ
タル配線層に対して電源供給線及び信号線を割り振るこ
とで、別途配線領域を設けないで済み、半導体基板全体
にトランジスタ等の回路素子を配置可能にし、集積度を
上げることができる。また、各メタル配線層に対して割
り振られた信号線に対して、一方を各回路ブロック間の
信号線（グローバル信号線）群とし、他方を各回路ブロ
ック内の回路素子間の信号線（ローカル信号線）群と
し、回路素子内の信号線群の配線層をポリサイド配線層
とすることにより、信号線の引き回し及び素子と信号線
や信号線と信号線の接続などの自由度が高いレイアウト
が可能になる。
タル配線層に対して電源供給線及び信号線を割り振るこ
とで、別途配線領域を設けないで済み、半導体基板全体
にトランジスタ等の回路素子を配置可能にし、集積度を
上げることができる。また、各メタル配線層に対して割
り振られた信号線に対して、一方を各回路ブロック間の
信号線（グローバル信号線）群とし、他方を各回路ブロ
ック内の回路素子間の信号線（ローカル信号線）群と
し、回路素子内の信号線群の配線層をポリサイド配線層
とすることにより、信号線の引き回し及び素子と信号線
や信号線と信号線の接続などの自由度が高いレイアウト
が可能になる。
請求項２に係る本発明は、まず、CMOS集積回路の各メ
タル配線層に対して電源供給線及び信号線を割り振るこ
とで、別途配線領域を設けないで済み、半導体基板全体
にトランジスタ等の回路素子を配置可能にし、集積度を
上げることができる。また、半導体基板全体にPMOS−FE
T領域とNMOS−FET領域を設け、各メタル配線層に対して
割り振られた前記電源供給線のうち、Vcc線をPMOS−FET
領域上に、Vss線をNMOS−FET領域上に配置することで電
源供給線を強化し、各メタル配線層に対して割り振られ
た前記信号線群を各々の電源供給線の下層及び上層に配
線することで信号線の耐ノイズ性を向上させることがで
きる。
タル配線層に対して電源供給線及び信号線を割り振るこ
とで、別途配線領域を設けないで済み、半導体基板全体
にトランジスタ等の回路素子を配置可能にし、集積度を
上げることができる。また、半導体基板全体にPMOS−FE
T領域とNMOS−FET領域を設け、各メタル配線層に対して
割り振られた前記電源供給線のうち、Vcc線をPMOS−FET
領域上に、Vss線をNMOS−FET領域上に配置することで電
源供給線を強化し、各メタル配線層に対して割り振られ
た前記信号線群を各々の電源供給線の下層及び上層に配
線することで信号線の耐ノイズ性を向上させることがで
きる。
実施例 （実施例１） 本発明の実施例を図面を用いて説明する。
第１図は本発明の第１の実施例におけるレイアウト方
法によってレイアウトされた二層のメタル配線層を有す
るCMOS集積回路の上面図、第２図は第１図のAB線による
断面図を示すものである。
法によってレイアウトされた二層のメタル配線層を有す
るCMOS集積回路の上面図、第２図は第１図のAB線による
断面図を示すものである。
11は、第５図と同様なPMOS−FETからなるPMOS−FET領
域であり、手前から奥に向かってPMOS−FET群が配置さ
れている。12は、第５図と同様なNMOS−FETからなるNMO
S−FET領域であり、手前から奥に向かってNMOS−FET群
が配置されている。11と12を合わせてMOS−FET領域13と
する。又、15はシリコン基板、16は分離領域、17は素子
と第１層メタル間の層間絶縁膜、26は第１層メタルと第
２層メタル間の層間絶縁膜である。
域であり、手前から奥に向かってPMOS−FET群が配置さ
れている。12は、第５図と同様なNMOS−FETからなるNMO
S−FET領域であり、手前から奥に向かってNMOS−FET群
が配置されている。11と12を合わせてMOS−FET領域13と
する。又、15はシリコン基板、16は分離領域、17は素子
と第１層メタル間の層間絶縁膜、26は第１層メタルと第
２層メタル間の層間絶縁膜である。
25は電源電圧Vccの電源供給線（Vcc線）であり、第１
層メタルに設けられたVcc線25aと、第２層メタルに設け
られたVcc線25bから構成される。Vcc線25bは第二層目の
メタル配線層を用いて手前から奥に向かって配線してあ
り、FETとの接続は第一層目のメタル配線層（Vcc線25
a）を介して行われる。FETとVcc線とのコンタクトホー
ルのアスペクト比を低減させるために、Vcc線25aを設け
ているが、必ずしもVcc線25aを設ける必要はなく、第２
層メタルに設けられたVcc線25bだけでもよい。
層メタルに設けられたVcc線25aと、第２層メタルに設け
られたVcc線25bから構成される。Vcc線25bは第二層目の
メタル配線層を用いて手前から奥に向かって配線してあ
り、FETとの接続は第一層目のメタル配線層（Vcc線25
a）を介して行われる。FETとVcc線とのコンタクトホー
ルのアスペクト比を低減させるために、Vcc線25aを設け
ているが、必ずしもVcc線25aを設ける必要はなく、第２
層メタルに設けられたVcc線25bだけでもよい。
24は基準電圧Vssの電源供給線（Vss線）で、第一層目
のメタル配線層を用いて手前から奥に向かって配線して
ある。
のメタル配線層を用いて手前から奥に向かって配線して
ある。
34はCMOS集積回路の各回路ブロック内の回路素子間の
信号線（ローカル信号線）群及び回路素子内の信号線群
であり、第一層目のメタル配線層を用いて手前から奥あ
るいは右から左に向かって配線してある。
信号線（ローカル信号線）群及び回路素子内の信号線群
であり、第一層目のメタル配線層を用いて手前から奥あ
るいは右から左に向かって配線してある。
35はCMOS集積回路の各回路ブロック間の信号線（グロ
ーバル信号線）群であり、第二層目のメタル配線層を用
いて手前から奥に向かって配線してあり、FETとの接続
はVcc線と同様にして行われる。
ーバル信号線）群であり、第二層目のメタル配線層を用
いて手前から奥に向かって配線してあり、FETとの接続
はVcc線と同様にして行われる。
以上のようにこの実施例によれば、CMOS集積回路にお
いて第１層目にVss線24、第２層目にVcc線25bを設ける
ことにより、配線領域を必要とせず、半導体基板全体に
トランジスタ等の回路素子を配置可能にし集積度を上げ
ることができる。また信号線の間隔を広くでき、信号線
や電源供給線の配線長を短くでき、電源供給線の配線幅
を広げることができるので、信号線間の相互干渉の問
題、信号間のタイミングのずれ（スキュー）の問題、電
源電圧のドロップや基準電圧の浮き等の問題などの解決
を図れる。
いて第１層目にVss線24、第２層目にVcc線25bを設ける
ことにより、配線領域を必要とせず、半導体基板全体に
トランジスタ等の回路素子を配置可能にし集積度を上げ
ることができる。また信号線の間隔を広くでき、信号線
や電源供給線の配線長を短くでき、電源供給線の配線幅
を広げることができるので、信号線間の相互干渉の問
題、信号間のタイミングのずれ（スキュー）の問題、電
源電圧のドロップや基準電圧の浮き等の問題などの解決
を図れる。
なお、本実施例では第１層目にVss線24、第２層目にV
cc線25bを設けたが、第１層目にVcc線25b、第２層目にV
ss線24を設けてもよい。また、第１層にローカル信号線
群及び回路素子内の信号線群34、第２層にグローバル信
号線群35を設けたが、同様にそれぞれ異なる配線層に設
けても良いことは言うまでもない。
cc線25bを設けたが、第１層目にVcc線25b、第２層目にV
ss線24を設けてもよい。また、第１層にローカル信号線
群及び回路素子内の信号線群34、第２層にグローバル信
号線群35を設けたが、同様にそれぞれ異なる配線層に設
けても良いことは言うまでもない。
（実施例２） 第３図は本発明の第２の実施例におけるレイアウト方
法によってレイアウトされた二層のメタル配線層を有す
るCMOS集積回路の上面図、第４図は第３図のAB線による
断面図を示すものである。
法によってレイアウトされた二層のメタル配線層を有す
るCMOS集積回路の上面図、第４図は第３図のAB線による
断面図を示すものである。
まずFETは実施例１と同様に配置してある。23は電源
電圧Vccの電源供給線（Vcc線）であり、第一層目及び第
二層目のメタル配線層を用いて配線している。実施例１
では、第１層目のメタル配線層を用いたVcc線25aはFET
とVcc線とのコンタクトホールのアスペクト比を低減さ
せるために用いていたため、各回路素子上でしか配線し
てなかったが、本実施例では電源線幅の確保のため、両
配線層共CMOS集積回路全体に配線してあり、また第２層
目のメタル配線層を用いたVcc線については、PMOS−FET
領域とほぼ完全に重なるように各々手前から奥に向かっ
て配線してあり、PMOS−FETとの接続は前記第一層目の
メタル配線層を介して行われる。
電圧Vccの電源供給線（Vcc線）であり、第一層目及び第
二層目のメタル配線層を用いて配線している。実施例１
では、第１層目のメタル配線層を用いたVcc線25aはFET
とVcc線とのコンタクトホールのアスペクト比を低減さ
せるために用いていたため、各回路素子上でしか配線し
てなかったが、本実施例では電源線幅の確保のため、両
配線層共CMOS集積回路全体に配線してあり、また第２層
目のメタル配線層を用いたVcc線については、PMOS−FET
領域とほぼ完全に重なるように各々手前から奥に向かっ
て配線してあり、PMOS−FETとの接続は前記第一層目の
メタル配線層を介して行われる。
24は基準電圧Vssの電源供給線（Vss線）であり、第一
層目のメタル配線層を用いてNMOS−FET領域とほぼ完全
に重なるように手前から奥に向かって配線してある。
層目のメタル配線層を用いてNMOS−FET領域とほぼ完全
に重なるように手前から奥に向かって配線してある。
36はCMOS集積回路の各回路ブロック内の回路素子内の
信号線群であり、ポリサイド配線層を用いて手前から奥
あるいは右から左に向かって配線してある。37はローカ
ル信号線で、第一層目のメタル配線層を用いて前記Vcc
線の下部に手前から奥に向かって配線してある。38はグ
ローバル信号線で、第二層目のメタル配線層を用いて前
記Vss線の上部に手前から奥に向かって配線してあり、N
MOS−FETあるいは信号線36との接続は、Vss線に接続の
ための空孔を開けその空孔内に第一層目のメタル配線層
を配置しこれをを介して行われる。また３層の配線層を
用いるため、層間絶縁膜もまた素子とポイサイド配線層
間の層間絶縁膜18、ポリサイド配線層と第１のメタル配
線層間の層間絶縁膜19、第一のメタル配線層と第二のメ
タル配線層間の層間絶縁膜26の３層存在する。
信号線群であり、ポリサイド配線層を用いて手前から奥
あるいは右から左に向かって配線してある。37はローカ
ル信号線で、第一層目のメタル配線層を用いて前記Vcc
線の下部に手前から奥に向かって配線してある。38はグ
ローバル信号線で、第二層目のメタル配線層を用いて前
記Vss線の上部に手前から奥に向かって配線してあり、N
MOS−FETあるいは信号線36との接続は、Vss線に接続の
ための空孔を開けその空孔内に第一層目のメタル配線層
を配置しこれをを介して行われる。また３層の配線層を
用いるため、層間絶縁膜もまた素子とポイサイド配線層
間の層間絶縁膜18、ポリサイド配線層と第１のメタル配
線層間の層間絶縁膜19、第一のメタル配線層と第二のメ
タル配線層間の層間絶縁膜26の３層存在する。
また第５図の従来のレイアウト方法によってレイアウ
トされた二層のメタル配線層を有するCMOS集積回路と、
第３図の本発明の第２の実施例におけるレイアウト方法
によってレイアウトされた二層のメタル配線層を有する
CMOS集積回路とを比較すると、同一レイアウト面積内に
配置可能なMOSFETの数は、従来は４個であるのに対し
て、本実施例では８個と２倍になる。逆に同サイズのMO
S−FETを８個配置した場合、レイアウト面積は従来を1.
00とすると本実施例では0.55となり45％縮小できる。ま
たVss線及びVcc線の配線幅は従来をそれぞれ1.0とする
と本実施例ではそれぞれ5.6倍、7.5倍となる。
トされた二層のメタル配線層を有するCMOS集積回路と、
第３図の本発明の第２の実施例におけるレイアウト方法
によってレイアウトされた二層のメタル配線層を有する
CMOS集積回路とを比較すると、同一レイアウト面積内に
配置可能なMOSFETの数は、従来は４個であるのに対し
て、本実施例では８個と２倍になる。逆に同サイズのMO
S−FETを８個配置した場合、レイアウト面積は従来を1.
00とすると本実施例では0.55となり45％縮小できる。ま
たVss線及びVcc線の配線幅は従来をそれぞれ1.0とする
と本実施例ではそれぞれ5.6倍、7.5倍となる。
以上のようにこの実施例によれば、CMOS集積回路にお
いて、配線領域を必要とせず、半導体基板全体にトラン
ジスタ等の回路素子を配置可能にし集積度を上げること
ができる。また信号線の間隔を広くでき、信号線や電源
供給線の配線長を短くでき、電源供給線の配線幅を広げ
ることができるので、信号線間の相互干渉の問題、信号
間のタイミングのずれ（スキュー）の問題、電源電圧の
ドロップや基準電圧の浮き等の問題などの解決を図れ
る。さらに信号線群34をポリサイド配線層にすること
で、素子の配置、信号線の引き回し及び素子と信号線や
信号線と信号線の接続などの自由度が、実施例１よりさ
らに高いレイアウトが可能となる。また各々の電源供給
線の下層及び上層に信号線を配線することで信号線の耐
ノイズ性を向上させることができる。
いて、配線領域を必要とせず、半導体基板全体にトラン
ジスタ等の回路素子を配置可能にし集積度を上げること
ができる。また信号線の間隔を広くでき、信号線や電源
供給線の配線長を短くでき、電源供給線の配線幅を広げ
ることができるので、信号線間の相互干渉の問題、信号
間のタイミングのずれ（スキュー）の問題、電源電圧の
ドロップや基準電圧の浮き等の問題などの解決を図れ
る。さらに信号線群34をポリサイド配線層にすること
で、素子の配置、信号線の引き回し及び素子と信号線や
信号線と信号線の接続などの自由度が、実施例１よりさ
らに高いレイアウトが可能となる。また各々の電源供給
線の下層及び上層に信号線を配線することで信号線の耐
ノイズ性を向上させることができる。
発明の効果 以上説明したように、請求項１に係る本発明によれ
ば、非常に大規模なCMOS集積回路において、配線領域を
必要とせず、半導体基板全体にトランジスタ等の回路素
子を配置可能にし集積度を上げることができ、また、各
メタル配線層に対して割り振られた信号線に対して、一
方を各回路ブロック間の信号線（グローバル信号線）と
し、他方を各回路ブロック内の信号線（ローカル信号
線）とし、加えて回路素子内の信号線をポリサイド配線
層とすることにより、信号線の引き回し及び素子と信号
線や信号線と信号線の接続などの自由度が高いレイアウ
トが可能になる。また請求項２に係る本発明によれば、
請求項１と同様、配線領域を必要とせず、半導体基板全
体にトランジスタ等の回路素子を配置可能にし集積度を
上げることができる。さらに電源供給線のうち、Vcc線
をPMOS−FET領域上に、Vss線をNMOS−FET領域上に配置
することで電源供給線を強化し、各々の電源供給線の下
層及び上層に信号線を配線することで信号線の耐ノイズ
性を向上させることができるレイアウト方法を提供する
ことができ、その実用的効果は大きい。
ば、非常に大規模なCMOS集積回路において、配線領域を
必要とせず、半導体基板全体にトランジスタ等の回路素
子を配置可能にし集積度を上げることができ、また、各
メタル配線層に対して割り振られた信号線に対して、一
方を各回路ブロック間の信号線（グローバル信号線）と
し、他方を各回路ブロック内の信号線（ローカル信号
線）とし、加えて回路素子内の信号線をポリサイド配線
層とすることにより、信号線の引き回し及び素子と信号
線や信号線と信号線の接続などの自由度が高いレイアウ
トが可能になる。また請求項２に係る本発明によれば、
請求項１と同様、配線領域を必要とせず、半導体基板全
体にトランジスタ等の回路素子を配置可能にし集積度を
上げることができる。さらに電源供給線のうち、Vcc線
をPMOS−FET領域上に、Vss線をNMOS−FET領域上に配置
することで電源供給線を強化し、各々の電源供給線の下
層及び上層に信号線を配線することで信号線の耐ノイズ
性を向上させることができるレイアウト方法を提供する
ことができ、その実用的効果は大きい。
第１図は本発明の第１の実施例におけるCMOS集積回路の
レイアウト方法による二層のメタル配線層を有するCMOS
集積回路の上面図、第２図は第１図のAB線による断面
図、第３図は本発明の第２の実施例におけるCMOS集積回
路のレイアウト方法による二層のメタル配線層を有する
CMOS集積回路の上面図、第４図は第３図のAB線による断
面図、第５図はこの従来のレイアウト方法によってレイ
アウトされた二層のメタル配線層を有するCMOS集積回路
の上面図、第６図は第５図のAB線による断面図である。 11……PMOS−FET領域、12……NMOS−FET領域、13……MO
S−FET領域、14……配線領域、23……第一及び第二のメ
タル配線層による電源電圧Vccの電源供給線（Vcc線）、
24……第一のメタル配線層による基準電圧Vssの電源供
給線（Vss線）、25a……第一のメタル配線層による電源
電圧Vccの電源供給線（Vcc線）、25b……第二のメタル
配線層による電源電圧Vccの電源供給線（Vcc線）、34…
…第一のメタル配線層によるCMOS集積回路の各ブロック
内の回路素子間の（ローカル信号線）群及び回路素子内
の信号線群、35……第二のメタル配線層によるCMOS集積
回路の各回路ブロック間の信号線（グローバル信号線）
群、36……ポリサイド配線層によるCMOS集積回路の各ブ
ロック内の回路素子内信号線群、37……第一のメタル配
線層によるローカル信号線、38……第二のメタル配線層
によるグローバル信号線。
レイアウト方法による二層のメタル配線層を有するCMOS
集積回路の上面図、第２図は第１図のAB線による断面
図、第３図は本発明の第２の実施例におけるCMOS集積回
路のレイアウト方法による二層のメタル配線層を有する
CMOS集積回路の上面図、第４図は第３図のAB線による断
面図、第５図はこの従来のレイアウト方法によってレイ
アウトされた二層のメタル配線層を有するCMOS集積回路
の上面図、第６図は第５図のAB線による断面図である。 11……PMOS−FET領域、12……NMOS−FET領域、13……MO
S−FET領域、14……配線領域、23……第一及び第二のメ
タル配線層による電源電圧Vccの電源供給線（Vcc線）、
24……第一のメタル配線層による基準電圧Vssの電源供
給線（Vss線）、25a……第一のメタル配線層による電源
電圧Vccの電源供給線（Vcc線）、25b……第二のメタル
配線層による電源電圧Vccの電源供給線（Vcc線）、34…
…第一のメタル配線層によるCMOS集積回路の各ブロック
内の回路素子間の（ローカル信号線）群及び回路素子内
の信号線群、35……第二のメタル配線層によるCMOS集積
回路の各回路ブロック間の信号線（グローバル信号線）
群、36……ポリサイド配線層によるCMOS集積回路の各ブ
ロック内の回路素子内信号線群、37……第一のメタル配
線層によるローカル信号線、38……第二のメタル配線層
によるグローバル信号線。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (4)
- 【請求項１】二層のメタル配線層を有するCMOS集積回路
の各メタル配線層に対して、一方の配線層に電源電圧Vc
cの電源供給線（Vcc線）及び第１の信号線群、他方の配
線層に基準電圧Vssの電源供給線（Vss線）及び第２の信
号線群を割り振るレイアウト方法であって、 前記第１、第２の信号線群の内、一方の信号線群はCMOS
集積回路の各回路ブロック間の信号線（グローバル信号
線）群とし、他方の信号線群はCMOS集積回路の各回路ブ
ロック内の回路素子間の信号線（ローカル信号線）群と
し、回路素子内の信号線群の配線層をポリサイド配線層
とすることを特徴とするCMOS集積回路のレイアウト方
法。 - 【請求項２】二層のメタル配線層を有するCMOS集積回路
の各メタル配線層に対して、一方の配線層に電源電圧Vc
cの電源供給線（Vcc線）及び第１の信号線群、他方の配
線層に基準電圧Vssの電源供給線（Vss線）及び第２の信
号線群を割り振るレイアウト方法であって、 半導体基板全体にPMOS−FET領域とNMOS−FET領域を設
け、各メタル配線層に対して割り振られた電源供給線の
うち、Vcc線を前記PMOS−FET領域上に、Vss線を前記NMO
S−FET領域上に配置することで電源供給線を強化し、各
メタル配線層に対して割り振られた前記信号線群を各々
の電源供給線の下層及び上層に配線することにより、信
号線の耐ノイズ性を向上させることを特徴とするCMOS集
積回路のレイアウト方法。 - 【請求項３】請求項２記載のCMOS集積回路のレイアウト
方法において、第1,第２の信号線群の内、一方の信号線
群はCMOS集積回路の各回路ブロック間の信号線（グロー
バル信号線）群とし、他方の信号線群はCMOS集積回路の
各回路ブロック内の回路素子間の信号線（ローカル信号
線）群とすることを特徴とするCMOS集積回路のレイアウ
ト方法。 - 【請求項４】請求項３記載のCMOS集積回路のレイアウト
方法において、回路素子内の信号線群の配線層をポリサ
イド配線層とすることを特徴とするCMOS集積回路のレイ
アウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338090A JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2338090A JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04206852A JPH04206852A (ja) | 1992-07-28 |
| JP3052374B2 true JP3052374B2 (ja) | 2000-06-12 |
Family
ID=18314812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2338090A Expired - Fee Related JP3052374B2 (ja) | 1990-11-30 | 1990-11-30 | Ｃｍｏｓ集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052374B2 (ja) |
-
1990
- 1990-11-30 JP JP2338090A patent/JP3052374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04206852A (ja) | 1992-07-28 |
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