JPH11168173A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11168173A JPH11168173A JP33381397A JP33381397A JPH11168173A JP H11168173 A JPH11168173 A JP H11168173A JP 33381397 A JP33381397 A JP 33381397A JP 33381397 A JP33381397 A JP 33381397A JP H11168173 A JPH11168173 A JP H11168173A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- power supply
- ground line
- supply line
- gnd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】簡単な構成で、電源ラインとグランドラインの
間の容量を効果的に増大させることができ、電源ノイズ
を大幅に削減することができる半導体装置を提供するこ
と。 【解決手段】少なくともその一部が同一配線層に所定間
隔離間して平行に配線される電源ラインおよびグランド
ラインを有する半導体装置において、これら平行に配線
される電源ラインおよびグランドラインの少なくとも１
部を各々櫛形に形成し、その櫛歯に相当する各々の延長
配線を交互に配置するように配線することにより、上記
課題を解決する。
間の容量を効果的に増大させることができ、電源ノイズ
を大幅に削減することができる半導体装置を提供するこ
と。 【解決手段】少なくともその一部が同一配線層に所定間
隔離間して平行に配線される電源ラインおよびグランド
ラインを有する半導体装置において、これら平行に配線
される電源ラインおよびグランドラインの少なくとも１
部を各々櫛形に形成し、その櫛歯に相当する各々の延長
配線を交互に配置するように配線することにより、上記
課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源ノイズを低減
することができる電源ラインおよびグランドラインの配
線構造を有する半導体装置に関するものである。
することができる電源ラインおよびグランドラインの配
線構造を有する半導体装置に関するものである。
【０００２】
【従来の技術】電源ラインやグランドラインは、半導体
装置内の全ての回路に供給されているため、これらのい
ずれかにノイズが乗ると内部回路が誤動作したり、遅延
が増大する等の問題が発生する恐れがある。特に、出力
バッファ等の大電流を消費する回路は、その動作速度が
高速化するとともにノイズを発生しやすくなる。このた
め、従来の半導体装置では、例えば電源とグランドの間
にノイズ除去用のコンデンサを取り付ける等、様々なノ
イズ対策が行われている。以下、従来の半導体装置とそ
の問題点について説明する。
装置内の全ての回路に供給されているため、これらのい
ずれかにノイズが乗ると内部回路が誤動作したり、遅延
が増大する等の問題が発生する恐れがある。特に、出力
バッファ等の大電流を消費する回路は、その動作速度が
高速化するとともにノイズを発生しやすくなる。このた
め、従来の半導体装置では、例えば電源とグランドの間
にノイズ除去用のコンデンサを取り付ける等、様々なノ
イズ対策が行われている。以下、従来の半導体装置とそ
の問題点について説明する。
【０００３】まず、図４は、従来の半導体装置の一例の
構成概念図である。同図は、従来の半導体装置４０に適
用される電源ラインＶＤＤおよびグランドラインＧＮＤ
の配線構造の一例を示すものである。図中電源ラインＶ
ＤＤおよびグランドラインＧＮＤは、同一配線層内に所
定間隔離間して平行に配線されている。また、これら電
源ラインＶＤＤおよびグランドラインＧＮＤの間には、
寄生容量であるコンデンサ４２が形成されている。
構成概念図である。同図は、従来の半導体装置４０に適
用される電源ラインＶＤＤおよびグランドラインＧＮＤ
の配線構造の一例を示すものである。図中電源ラインＶ
ＤＤおよびグランドラインＧＮＤは、同一配線層内に所
定間隔離間して平行に配線されている。また、これら電
源ラインＶＤＤおよびグランドラインＧＮＤの間には、
寄生容量であるコンデンサ４２が形成されている。
【０００４】続いて、図５は、従来の半導体装置の一例
のレイアウト概念図である。同図は、従来の半導体装置
４４に適用される電源ラインＶＤＤおよびグランドライ
ンＧＮＤのレイアウト構造の一例を示すものである。図
中グランドラインＧＮＤおよび電源ラインＶＤＤは、各
々Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４
６およびＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）４８の直上の同一配線層内に配線されている。
のレイアウト概念図である。同図は、従来の半導体装置
４４に適用される電源ラインＶＤＤおよびグランドライ
ンＧＮＤのレイアウト構造の一例を示すものである。図
中グランドラインＧＮＤおよび電源ラインＶＤＤは、各
々Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４
６およびＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳとい
う）４８の直上の同一配線層内に配線されている。
【０００５】ＮＭＯＳ４６およびＰＭＯＳ４８はインバ
ータ５０を構成する。ＮＭＯＳ４６のソース５２に接続
されている第１配線層の配線５４は、ヴィアホール５５
を介して第２配線層のグランドラインＧＮＤに接続され
ている。同じように、ＰＭＯＳ４８のソース５６に接続
されている第１配線層の配線５８は、ヴィアホール６０
を介して第２配線層の電源ラインＶＤＤに接続されてい
る。なお、これ以外の配線および第２層間膜は、図面の
煩雑さを避けるために省略してある。
ータ５０を構成する。ＮＭＯＳ４６のソース５２に接続
されている第１配線層の配線５４は、ヴィアホール５５
を介して第２配線層のグランドラインＧＮＤに接続され
ている。同じように、ＰＭＯＳ４８のソース５６に接続
されている第１配線層の配線５８は、ヴィアホール６０
を介して第２配線層の電源ラインＶＤＤに接続されてい
る。なお、これ以外の配線および第２層間膜は、図面の
煩雑さを避けるために省略してある。
【０００６】図４および５に示すように、従来の半導体
装置４０，４４では、電源ラインＶＤＤとグランドライ
ンＧＮＤの間に寄生容量のコンデンサ４２が形成され
る。しかしながら、この寄生容量のコンデンサ４２だけ
では容量が不足する場合、電源ラインＶＤＤやグランド
ラインＧＮＤにノイズが乗るため、その場合には、例え
ば外付けのコンデンサを取り付ける必要があり、コスト
高になるし、実装面積も増大するという問題点があっ
た。
装置４０，４４では、電源ラインＶＤＤとグランドライ
ンＧＮＤの間に寄生容量のコンデンサ４２が形成され
る。しかしながら、この寄生容量のコンデンサ４２だけ
では容量が不足する場合、電源ラインＶＤＤやグランド
ラインＧＮＤにノイズが乗るため、その場合には、例え
ば外付けのコンデンサを取り付ける必要があり、コスト
高になるし、実装面積も増大するという問題点があっ
た。
【０００７】これに対し、例えば特開平２−１４４９３
６号公報には、論理回路を構成するための多数の基本セ
ル列よりなるセル領域を配線領域を介して配設してなる
半導体集積回路装置において、配線領域にゲートとゲー
ト酸化膜よりなる電源ノイズ除去用のゲート容量を埋設
し、このゲート容量をセル領域の電源配線に接続するこ
とにより、チップサイズを増大させることなく、ノイズ
を除去低減することができる半導体集積回路装置が開示
されている。
６号公報には、論理回路を構成するための多数の基本セ
ル列よりなるセル領域を配線領域を介して配設してなる
半導体集積回路装置において、配線領域にゲートとゲー
ト酸化膜よりなる電源ノイズ除去用のゲート容量を埋設
し、このゲート容量をセル領域の電源配線に接続するこ
とにより、チップサイズを増大させることなく、ノイズ
を除去低減することができる半導体集積回路装置が開示
されている。
【０００８】このように、半導体装置内部で電源ライン
とグランドラインの間の容量を増大させることによっ
て、電源ノイズを低減することは従来より公知である。
しかし、同公報に開示の半導体集積回路装置は、マスタ
スライス方式の半導体装置において特に有効なもので、
例えばスタンダードセル方式等の半導体装置ではレイア
ウト面積が著しく増大する等、効果的に電源ラインとグ
ランドラインの間の容量を増大させることができないと
いう問題点があった。
とグランドラインの間の容量を増大させることによっ
て、電源ノイズを低減することは従来より公知である。
しかし、同公報に開示の半導体集積回路装置は、マスタ
スライス方式の半導体装置において特に有効なもので、
例えばスタンダードセル方式等の半導体装置ではレイア
ウト面積が著しく増大する等、効果的に電源ラインとグ
ランドラインの間の容量を増大させることができないと
いう問題点があった。
【０００９】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、簡単な構成で、
電源ラインとグランドラインの間の容量を効果的に増大
させることができ、電源ノイズを大幅に削減することが
できる半導体装置を提供することにある。
従来技術に基づく問題点をかえりみて、簡単な構成で、
電源ラインとグランドラインの間の容量を効果的に増大
させることができ、電源ノイズを大幅に削減することが
できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様は、少なくともその一部が同一
配線層に所定間隔離間して平行に配線される電源ライン
およびグランドラインを有する半導体装置であって、こ
れら平行に配線される電源ラインおよびグランドライン
の少なくとも１部が各々櫛形に形成され、その櫛歯に相
当する各々の延長配線が交互に配置されるように配線さ
れていることを特徴とする半導体装置を提供するもので
ある。
に、本発明の第１の態様は、少なくともその一部が同一
配線層に所定間隔離間して平行に配線される電源ライン
およびグランドラインを有する半導体装置であって、こ
れら平行に配線される電源ラインおよびグランドライン
の少なくとも１部が各々櫛形に形成され、その櫛歯に相
当する各々の延長配線が交互に配置されるように配線さ
れていることを特徴とする半導体装置を提供するもので
ある。
【００１１】また、本発明の第２の態様は、少なくとも
その一部が同一配線層に配線される電源ラインおよびグ
ランドラインを有する半導体装置であって、前記電源ラ
インがＮ型ＭＯＳトランジスタの直上に形成され、か
つ、前記グランドラインがＰ型ＭＯＳトランジスタの直
上に形成され、前記Ｎ型ＭＯＳトランジスタのソースに
接続される配線が前記Ｐ型ＭＯＳトランジスタのソース
直上まで延線され、ヴィアホールを介して上配線層の前
記グランドラインに接続され、かつ、前記Ｐ型ＭＯＳト
ランジスタのソースに接続される配線が前記Ｎ型ＭＯＳ
トランジスタのソースの直上まで延線され、ヴィアホー
ルを介して上配線層の前記電源ラインに接続されている
ことを特徴とする半導体装置を提供するものである。
その一部が同一配線層に配線される電源ラインおよびグ
ランドラインを有する半導体装置であって、前記電源ラ
インがＮ型ＭＯＳトランジスタの直上に形成され、か
つ、前記グランドラインがＰ型ＭＯＳトランジスタの直
上に形成され、前記Ｎ型ＭＯＳトランジスタのソースに
接続される配線が前記Ｐ型ＭＯＳトランジスタのソース
直上まで延線され、ヴィアホールを介して上配線層の前
記グランドラインに接続され、かつ、前記Ｐ型ＭＯＳト
ランジスタのソースに接続される配線が前記Ｎ型ＭＯＳ
トランジスタのソースの直上まで延線され、ヴィアホー
ルを介して上配線層の前記電源ラインに接続されている
ことを特徴とする半導体装置を提供するものである。
【００１２】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
施例に基づいて、本発明の半導体装置を詳細に説明す
る。
【００１３】図１は、本発明の半導体装置の第１の実施
例の構成概念図である。同図は、本発明の第１の態様を
適用する半導体装置１０の電源ラインＶＤＤおよびグラ
ンドラインＧＮＤの配線構造の一例を示すものである。
図中電源ラインＶＤＤおよびグランドラインＧＮＤはい
ずれも櫛形に形成され、各々の櫛歯に相当する延長配線
１２が交互に配置されるように、同一配線層内に所定間
隔離間して平行に配線されている。
例の構成概念図である。同図は、本発明の第１の態様を
適用する半導体装置１０の電源ラインＶＤＤおよびグラ
ンドラインＧＮＤの配線構造の一例を示すものである。
図中電源ラインＶＤＤおよびグランドラインＧＮＤはい
ずれも櫛形に形成され、各々の櫛歯に相当する延長配線
１２が交互に配置されるように、同一配線層内に所定間
隔離間して平行に配線されている。
【００１４】従って、本発明の第１態様の半導体装置１
０においては、電源ラインＶＤＤおよびグランドライン
ＧＮＤの各々を櫛形に形成し、その各々の延長配線１２
を交互に配置したことによって、電源ラインＶＤＤとグ
ランドラインＧＮＤが対向する面積が増大され、電源ラ
インＶＤＤとグランドラインＧＮＤとの間に形成される
寄生容量であるコンデンサ１３を効果的に増大させるこ
とができるため、電源ノイズを大幅に低減することがで
きる。
０においては、電源ラインＶＤＤおよびグランドライン
ＧＮＤの各々を櫛形に形成し、その各々の延長配線１２
を交互に配置したことによって、電源ラインＶＤＤとグ
ランドラインＧＮＤが対向する面積が増大され、電源ラ
インＶＤＤとグランドラインＧＮＤとの間に形成される
寄生容量であるコンデンサ１３を効果的に増大させるこ
とができるため、電源ノイズを大幅に低減することがで
きる。
【００１５】なお、電源ラインＶＤＤとグランドライン
ＧＮＤとの間の距離、各々の延長配線１２の配線幅や配
線間隔等は、デザインルールを満足していれば特に限定
されず、必要に応じて適宜決めればよい。また、櫛歯に
相当する各々の延長配線１２の形状も何ら限定されず、
図示例のような直線形状ではなく、例えばＬ字型、コの
字型のように一カ所以上折り曲げたり、あるいは、ノコ
ギリの歯のような山型、谷型にする等、適宜変形が可能
である。
ＧＮＤとの間の距離、各々の延長配線１２の配線幅や配
線間隔等は、デザインルールを満足していれば特に限定
されず、必要に応じて適宜決めればよい。また、櫛歯に
相当する各々の延長配線１２の形状も何ら限定されず、
図示例のような直線形状ではなく、例えばＬ字型、コの
字型のように一カ所以上折り曲げたり、あるいは、ノコ
ギリの歯のような山型、谷型にする等、適宜変形が可能
である。
【００１６】本発明の第１態様の半導体装置１０は、基
本的に以上のようなものである。次に、本発明の第２態
様の半導体装置について説明する。
本的に以上のようなものである。次に、本発明の第２態
様の半導体装置について説明する。
【００１７】図２は、本発明の半導体装置の第２の実施
例のレイアウト概念図である。同図は、本発明の第２の
態様を適用する半導体装置１４の電源ラインＶＤＤおよ
びグランドラインＧＮＤのレイアウト構造の一例を示す
ものである。図中電源ラインＶＤＤおよびグランドライ
ンＧＮＤは、各々Ｎ型ＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）１６およびＰ型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）１８の直上の同一配線層内に配線
されている。
例のレイアウト概念図である。同図は、本発明の第２の
態様を適用する半導体装置１４の電源ラインＶＤＤおよ
びグランドラインＧＮＤのレイアウト構造の一例を示す
ものである。図中電源ラインＶＤＤおよびグランドライ
ンＧＮＤは、各々Ｎ型ＭＯＳトランジスタ（以下、ＮＭ
ＯＳという）１６およびＰ型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）１８の直上の同一配線層内に配線
されている。
【００１８】ＮＭＯＳ１６およびＰＭＯＳ１８はインバ
ータ２０を構成する。ＮＭＯＳ１６のソース２２に接続
される第１配線層（Ｍ１）の配線２４はＰＭＯＳ１８の
ソース２６直上まで延線され、ヴィアホール（図示せ
ず）を介して第２配線層（Ｍ２）のグランドラインＧＮ
Ｄに接続されている。同じように、ＰＭＯＳ１８のソー
ス２６に接続される第１配線層の配線２８はＮＭＯＳ１
６のソース２２直上まで延線され、ヴィアホール３０を
介して第２配線層の電源ラインＶＤＤに接続されてい
る。なお、これ以外の配線および第２層間膜は、図面の
煩雑さを避けるために省略してある。
ータ２０を構成する。ＮＭＯＳ１６のソース２２に接続
される第１配線層（Ｍ１）の配線２４はＰＭＯＳ１８の
ソース２６直上まで延線され、ヴィアホール（図示せ
ず）を介して第２配線層（Ｍ２）のグランドラインＧＮ
Ｄに接続されている。同じように、ＰＭＯＳ１８のソー
ス２６に接続される第１配線層の配線２８はＮＭＯＳ１
６のソース２２直上まで延線され、ヴィアホール３０を
介して第２配線層の電源ラインＶＤＤに接続されてい
る。なお、これ以外の配線および第２層間膜は、図面の
煩雑さを避けるために省略してある。
【００１９】ここで、図３に、図２に示す本発明の半導
体装置の等価回路図を示す。同図に示すように、半導体
装置１４は、ＮＭＯＳ１６およびＰＭＯＳ１８からなる
インバータ２０を有する。ＮＭＯＳ１６およびＰＭＯＳ
１８のソースは、各々グランドラインＧＮＤおよび電源
ラインＶＤＤに接続され、そのゲートは短絡されてこの
インバータ２０の入力とされ、そのドレインは短絡され
てこのインバータ２０の出力とされている。
体装置の等価回路図を示す。同図に示すように、半導体
装置１４は、ＮＭＯＳ１６およびＰＭＯＳ１８からなる
インバータ２０を有する。ＮＭＯＳ１６およびＰＭＯＳ
１８のソースは、各々グランドラインＧＮＤおよび電源
ラインＶＤＤに接続され、そのゲートは短絡されてこの
インバータ２０の入力とされ、そのドレインは短絡され
てこのインバータ２０の出力とされている。
【００２０】すなわち、これらの図２および３に示すよ
うに、ＮＭＯＳ１６のソース２２に接続されている第１
配線層の配線２４はグランド電位となるため、グランド
ラインＧＮＤ（配線２４）と電源ラインＶＤＤとの間に
コンデンサ３２が形成される。また、ＰＭＯＳ１８のソ
ース２６に接続されている第１配線層の配線２８は電源
電位となるため、電源ラインＶＤＤ（配線２８）とグラ
ンドラインＧＮＤとの間にコンデンサ３４が形成され
る。
うに、ＮＭＯＳ１６のソース２２に接続されている第１
配線層の配線２４はグランド電位となるため、グランド
ラインＧＮＤ（配線２４）と電源ラインＶＤＤとの間に
コンデンサ３２が形成される。また、ＰＭＯＳ１８のソ
ース２６に接続されている第１配線層の配線２８は電源
電位となるため、電源ラインＶＤＤ（配線２８）とグラ
ンドラインＧＮＤとの間にコンデンサ３４が形成され
る。
【００２１】このように、本発明の第２の態様の電源ラ
インＶＤＤおよびグランドラインＧＮＤの配線構造は、
ＮＭＯＳ１６のソース２２に接続される配線２４の直上
に電源ラインＶＤＤを形成し、かつ、ＰＭＯＳ１８のソ
ース２６に接続される配線２８の直上にグランドライン
ＧＮＤを形成したことによって、電源ラインＶＤＤとグ
ランドラインＧＮＤとの間にコンデンサ３２，３４が効
果的に形成されるため、電源ノイズを大幅に低減するこ
とができる。
インＶＤＤおよびグランドラインＧＮＤの配線構造は、
ＮＭＯＳ１６のソース２２に接続される配線２４の直上
に電源ラインＶＤＤを形成し、かつ、ＰＭＯＳ１８のソ
ース２６に接続される配線２８の直上にグランドライン
ＧＮＤを形成したことによって、電源ラインＶＤＤとグ
ランドラインＧＮＤとの間にコンデンサ３２，３４が効
果的に形成されるため、電源ノイズを大幅に低減するこ
とができる。
【００２２】本発明の第２態様の半導体装置は、基本的
に以上のようなものである。なお、本発明の第１および
第２の態様は、例えば出力バッファ等の入出力領域のセ
ル近傍もしくは直上の電源ラインＶＤＤおよびグランド
ラインＧＮＤ等、半導体装置内の一部に適用するだけで
も高い効果が得られるが、半導体装置の内部回路が配置
されるコア領域にも適用することによって、さらに電源
ラインＶＤＤおよびグランドラインＧＮＤの安定性を向
上させることができる。
に以上のようなものである。なお、本発明の第１および
第２の態様は、例えば出力バッファ等の入出力領域のセ
ル近傍もしくは直上の電源ラインＶＤＤおよびグランド
ラインＧＮＤ等、半導体装置内の一部に適用するだけで
も高い効果が得られるが、半導体装置の内部回路が配置
されるコア領域にも適用することによって、さらに電源
ラインＶＤＤおよびグランドラインＧＮＤの安定性を向
上させることができる。
【００２３】以上、本発明の半導体装置について詳細に
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
説明したが、本発明は上記実施例に限定されず、本発明
の主旨を逸脱しない範囲において、種々の改良や変更を
してもよいのはもちろんである。
【００２４】
【発明の効果】以上詳細に説明した様に、本発明の第１
態様の半導体装置は、平行に配線される電源ラインおよ
びグランドラインの少なくとも１部を各々櫛形に形成
し、その櫛歯に相当する各々の延長配線を交互に配置す
るように配線したものである。また、本発明の第２態様
の半導体装置は、電源ラインおよびグランドラインを各
々ＮＭＯＳおよびＰＭＯＳの直上に形成し、ＮＭＯＳの
ソースに接続される配線をＰＭＯＳのソース直上まで延
線し、ヴィアホールを介して上配線層のグランドライン
に接続し、かつ、ＰＭＯＳのソースに接続される配線を
ＮＭＯＳのソースの直上まで延線し、ヴィアホールを介
して上配線層の電源ラインに接続したものである。本発
明の半導体装置によれば、上述する簡単な構成で、電源
ラインとグランドラインの間の寄生容量を効果的に増大
させることができるため、電源ノイズを大幅に低減する
ことができるという効果がある。
態様の半導体装置は、平行に配線される電源ラインおよ
びグランドラインの少なくとも１部を各々櫛形に形成
し、その櫛歯に相当する各々の延長配線を交互に配置す
るように配線したものである。また、本発明の第２態様
の半導体装置は、電源ラインおよびグランドラインを各
々ＮＭＯＳおよびＰＭＯＳの直上に形成し、ＮＭＯＳの
ソースに接続される配線をＰＭＯＳのソース直上まで延
線し、ヴィアホールを介して上配線層のグランドライン
に接続し、かつ、ＰＭＯＳのソースに接続される配線を
ＮＭＯＳのソースの直上まで延線し、ヴィアホールを介
して上配線層の電源ラインに接続したものである。本発
明の半導体装置によれば、上述する簡単な構成で、電源
ラインとグランドラインの間の寄生容量を効果的に増大
させることができるため、電源ノイズを大幅に低減する
ことができるという効果がある。
【図１】 本発明の半導体装置の第１の実施例の構成概
念図である。
念図である。
【図２】 本発明の半導体装置の第２の実施例のレイア
ウト概念図である。
ウト概念図である。
【図３】 図２に示す本発明の半導体装置の等価回路図
である。
である。
【図４】 従来の半導体装置の一例の構成概念図であ
る。
る。
【図５】 従来の半導体装置の一例のレイアウト概念図
である。
である。
１０，１４，４０，４４ 半導体装置 １２ 延長配線 １６，４６ Ｎ型ＭＯＳトランジスタ １８，４８ Ｐ型ＭＯＳトランジスタ ２０，５０ インバータ ２２，２６，５２，５６ ソース ２４，２８，５４，５８ 配線 ３０，５５，６０ ヴィアホール １３，３２，３４，４２ コンデンサ ＶＤＤ 電源ライン ＧＮＤ グランドライン
Claims (2)
- 【請求項１】少なくともその一部が同一配線層に所定間
隔離間して平行に配線される電源ラインおよびグランド
ラインを有する半導体装置であって、 これら平行に配線される電源ラインおよびグランドライ
ンの少なくとも１部が各々櫛形に形成され、その櫛歯に
相当する各々の延長配線が交互に配置されるように配線
されていることを特徴とする半導体装置。 - 【請求項２】少なくともその一部が同一配線層に配線さ
れる電源ラインおよびグランドラインを有する半導体装
置であって、 前記電源ラインがＮ型ＭＯＳトランジスタの直上に形成
され、かつ、前記グランドラインがＰ型ＭＯＳトランジ
スタの直上に形成され、 前記Ｎ型ＭＯＳトランジスタのソースに接続される配線
が前記Ｐ型ＭＯＳトランジスタのソース直上まで延線さ
れ、ヴィアホールを介して上配線層の前記グランドライ
ンに接続され、かつ、前記Ｐ型ＭＯＳトランジスタのソ
ースに接続される配線が前記Ｎ型ＭＯＳトランジスタの
ソースの直上まで延線され、ヴィアホールを介して上配
線層の前記電源ラインに接続されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33381397A JPH11168173A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33381397A JPH11168173A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11168173A true JPH11168173A (ja) | 1999-06-22 |
Family
ID=18270240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33381397A Withdrawn JPH11168173A (ja) | 1997-12-04 | 1997-12-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11168173A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445056B2 (en) | 2000-01-05 | 2002-09-03 | Nec Corporation | Semiconductor capacitor device |
| US6560762B2 (en) * | 2000-01-18 | 2003-05-06 | Nec Corporation | Semiconductor integrated circuit and wiring method |
| KR100902503B1 (ko) * | 2002-08-12 | 2009-06-15 | 삼성전자주식회사 | 다층 수직 구조를 갖는 고용량 커패시터 |
| JP2011217606A (ja) * | 2007-05-16 | 2011-10-27 | Hitachi Vehicle Energy Ltd | セルコントローラ、電池モジュールおよび電池システム |
| US8106478B2 (en) | 2007-01-18 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device and storage medium |
-
1997
- 1997-12-04 JP JP33381397A patent/JPH11168173A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445056B2 (en) | 2000-01-05 | 2002-09-03 | Nec Corporation | Semiconductor capacitor device |
| US6560762B2 (en) * | 2000-01-18 | 2003-05-06 | Nec Corporation | Semiconductor integrated circuit and wiring method |
| KR100902503B1 (ko) * | 2002-08-12 | 2009-06-15 | 삼성전자주식회사 | 다층 수직 구조를 갖는 고용량 커패시터 |
| US8106478B2 (en) | 2007-01-18 | 2012-01-31 | Renesas Electronics Corporation | Semiconductor device and storage medium |
| JP2011217606A (ja) * | 2007-05-16 | 2011-10-27 | Hitachi Vehicle Energy Ltd | セルコントローラ、電池モジュールおよび電池システム |
| US9048667B2 (en) | 2007-05-16 | 2015-06-02 | Hitachi Automotive Systems, Ltd. | Cell controller, battery module and power supply system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4841204B2 (ja) | 半導体装置 | |
| US20060015835A1 (en) | Placement method for decoupling capacitors | |
| JPH11168173A (ja) | 半導体装置 | |
| JPS6161437A (ja) | 半導体集積回路装置 | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JPH0774322A (ja) | Ｃｍｏｓインバータを備えた集積回路 | |
| JPH11154733A (ja) | 半導体集積装置 | |
| JP3379700B2 (ja) | 半導体装置および半導体装置の自動レイアウト方法 | |
| JPH02188023A (ja) | 出力バッファ回路 | |
| US6429469B1 (en) | Optical Proximity Correction Structures Having Decoupling Capacitors | |
| JP2002083933A (ja) | 半導体装置 | |
| JP3119177B2 (ja) | 半導体装置 | |
| JPH06326307A (ja) | 半導体集積回路の入力回路装置及びその製造方法 | |
| KR100351452B1 (ko) | 디커플링 커패시터 구조를 갖는 반도체소자 | |
| JPS60110137A (ja) | 半導体装置 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JP3535744B2 (ja) | 半導体集積回路 | |
| JP3052374B2 (ja) | Ｃｍｏｓ集積回路のレイアウト方法 | |
| JPH08316323A (ja) | 電源配線の形成方法及びそれを用いた回路装置 | |
| JP2614844B2 (ja) | 半導体集積回路 | |
| JP2001177357A (ja) | 差動アンプ | |
| JPH0553075B2 (ja) | ||
| JPH0114708B2 (ja) | ||
| JPH06120222A (ja) | 半導体装置 | |
| JPH0774252A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |