JP2614844B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2614844B2 JP2614844B2 JP61041667A JP4166786A JP2614844B2 JP 2614844 B2 JP2614844 B2 JP 2614844B2 JP 61041667 A JP61041667 A JP 61041667A JP 4166786 A JP4166786 A JP 4166786A JP 2614844 B2 JP2614844 B2 JP 2614844B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- output
- input
- wirings
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に複数の入力及び
一方向の出力を有する半導体集積回路に関する。
一方向の出力を有する半導体集積回路に関する。
〔従来の技術〕 従来、半導体集積回路において、回路群を制御するた
めに、複数の入力を有しかつ一方向に出力する論理回路
が使用されている。例えば、第４図（ａ）のように、複
数の入力と一方向に向けた出力を有する論理回路Ａを制
御回路Ｂに接続する場合、論理回路Ａの出力配線間隔を
101とし制御回路Ｂの入力配線間隔を1I1とすると、出力
配線間隔101が入力配線間隔1I1より大きいと、出力配線
に曲げが必要となり、出力配線領域が必要となる。
めに、複数の入力を有しかつ一方向に出力する論理回路
が使用されている。例えば、第４図（ａ）のように、複
数の入力と一方向に向けた出力を有する論理回路Ａを制
御回路Ｂに接続する場合、論理回路Ａの出力配線間隔を
101とし制御回路Ｂの入力配線間隔を1I1とすると、出力
配線間隔101が入力配線間隔1I1より大きいと、出力配線
に曲げが必要となり、出力配線領域が必要となる。
ところが、第４図（ｂ）のように、論理回路Ａの出力
配線間隔102と制御回路Ｂの入力配線間隔1I2が等しい
と、出力配線には曲げの必要がなくなる。このため、出
力配線領域は殆ど不要となり、半導体集積回路の集積度
を向上する上で有利になる。
配線間隔102と制御回路Ｂの入力配線間隔1I2が等しい
と、出力配線には曲げの必要がなくなる。このため、出
力配線領域は殆ど不要となり、半導体集積回路の集積度
を向上する上で有利になる。
このことから、論理回路Ａの出力配線間隔は次段であ
る制御回路Ｂの入力配線間隔にできるだけ等しくするこ
とが要求される。ところが、一般には制御回路Ｂではレ
イアウト面積を小さくするためにその配線間隔1Iは小さ
くなっているため、この論理回路Ａの出力配線では間隔
10を小さくすることが要求されている。
る制御回路Ｂの入力配線間隔にできるだけ等しくするこ
とが要求される。ところが、一般には制御回路Ｂではレ
イアウト面積を小さくするためにその配線間隔1Iは小さ
くなっているため、この論理回路Ａの出力配線では間隔
10を小さくすることが要求されている。
例えば、第２図のようなナンドゲートG1〜G4を用いた
集積回路を構成する場合。第３図のように入力配線A0，
0，A1，1をゲート電極配線11で構成し、かつ出力配
線0，1，2，3はこのゲート電極配線11と直角方
向に延びる配線（ここでは、第１アルミニウム配線）12
で構成している。図中、13はVDD、14はGNDの各配線であ
り、また15はコンタクトホールである。
集積回路を構成する場合。第３図のように入力配線A0，
0，A1，1をゲート電極配線11で構成し、かつ出力配
線0，1，2，3はこのゲート電極配線11と直角方
向に延びる配線（ここでは、第１アルミニウム配線）12
で構成している。図中、13はVDD、14はGNDの各配線であ
り、また15はコンタクトホールである。
そして、この回路において、上述したように半導体集
積回路の集積度を向上させるためには、出力配線0〜
3の間隔10Bを次段である制御回路の入力配線の間隔に
等しく或いはこれに近くすることが要求され、一般には
なるべく間隔を小さくすることが要求されることにな
る。
積回路の集積度を向上させるためには、出力配線0〜
3の間隔10Bを次段である制御回路の入力配線の間隔に
等しく或いはこれに近くすることが要求され、一般には
なるべく間隔を小さくすることが要求されることにな
る。
上述した従来の半導体集積回路では、出力配線の間隔
を小さくすると、ナンドゲートを構成するトランジスタ
のゲート幅が制約を受け、次段をドライブする能力が低
下して出力用バッファが必要となる。これを防ぐために
ゲート幅を大きくした場合、出力配線間隔が大きくなっ
て前記したような配線領域が必要となる。したがって、
いずれにしてもレイアウト面積が増大することになる。
を小さくすると、ナンドゲートを構成するトランジスタ
のゲート幅が制約を受け、次段をドライブする能力が低
下して出力用バッファが必要となる。これを防ぐために
ゲート幅を大きくした場合、出力配線間隔が大きくなっ
て前記したような配線領域が必要となる。したがって、
いずれにしてもレイアウト面積が増大することになる。
また、前記した第３図のようにCMOS構成の回路の場合
には、入力配線をP,Nの各チャネルトランジスタに対し
て夫々設ける必要があるために、入力配線の数が２倍必
要になり、この面でもレイアウト面積の増大を招くとい
う問題もある。
には、入力配線をP,Nの各チャネルトランジスタに対し
て夫々設ける必要があるために、入力配線の数が２倍必
要になり、この面でもレイアウト面積の増大を招くとい
う問題もある。
本発明の半導体集積回路は、入力配線の数を低減する
とともに出力配線間隔の低減を可能にしてレイアウト面
積の低減を図るものである。
とともに出力配線間隔の低減を可能にしてレイアウト面
積の低減を図るものである。
本発明の半導体集積回路は、論理回路に接続される、
複数の入力配線と、複数の出力配線とが互いに直交する
方向に配置されてなる半導体集積回路において、前記入
力配線を第１の配線層で構成し、前記出力配線を前記第
１の配線層とは異なる第２の配線層で構成すると共に、
前記入力配線がコンタクトホールを介して接続されるト
ランジスタのゲート電極は、前記入力配線と直交する方
向でかつ前記出力配線と平行になるように配線したこと
を特徴とする。
複数の入力配線と、複数の出力配線とが互いに直交する
方向に配置されてなる半導体集積回路において、前記入
力配線を第１の配線層で構成し、前記出力配線を前記第
１の配線層とは異なる第２の配線層で構成すると共に、
前記入力配線がコンタクトホールを介して接続されるト
ランジスタのゲート電極は、前記入力配線と直交する方
向でかつ前記出力配線と平行になるように配線したこと
を特徴とする。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のレイアウト図であり、前
記した第２図の論理回路を構成したものである。
記した第２図の論理回路を構成したものである。
この論理回路では、４本の入力配線A0，0，A1，1
を第１の配線層１により図示横方向に列設するととも
に、これら入力配線A0，0，A1，1に隣合うようにP,
Nの各拡散領域2,3及び4,5を形成する。そして、この入
力配線A0，0，A1，1に直交するように図示縦方向に
ゲート電極配線６を形成し、前記拡散領域2,3及び4,5と
でナンドゲートG1〜G4を構成している。そして、このゲ
ート電極配線６と平行に第２の配線層７からなる４本の
出力配線0，1，2，3を形成している。これら出
力配線0，1，2，3の配線間隔は、次段としての
制御回路の入力配線間隔に等しく設定していることは言
うまでもない。
を第１の配線層１により図示横方向に列設するととも
に、これら入力配線A0，0，A1，1に隣合うようにP,
Nの各拡散領域2,3及び4,5を形成する。そして、この入
力配線A0，0，A1，1に直交するように図示縦方向に
ゲート電極配線６を形成し、前記拡散領域2,3及び4,5と
でナンドゲートG1〜G4を構成している。そして、このゲ
ート電極配線６と平行に第２の配線層７からなる４本の
出力配線0，1，2，3を形成している。これら出
力配線0，1，2，3の配線間隔は、次段としての
制御回路の入力配線間隔に等しく設定していることは言
うまでもない。
図中、８はVDD,9はGNDの各配線、10はコンタクトホー
ルである。
ルである。
この構成によれば、出力配線0，1，2，3はゲ
ート電極配線６と平行であるため、トランジスタのゲー
ト幅を十分大きくしても出力配線0，1，2，3の
間隔1OAを大きくさせる必要はない。したがって、バッ
ファが不要であるとともに出力配線間隔を低減してレイ
アウト面積を低減できる。また、ゲート電極配線６を入
力配線に対して直角方向に設けているので、P,Nの各拡
散領域2,3及び4,5に亘って延設されるゲート電極配線６
と入力配線との電気接続を容易に行うことができ、CMOS
構造を採用する場合にも入力配線A0，0，A1，1を最
少の４本で構成できる。これにより、レイアウト面積を
更に低減することが可能である。
ート電極配線６と平行であるため、トランジスタのゲー
ト幅を十分大きくしても出力配線0，1，2，3の
間隔1OAを大きくさせる必要はない。したがって、バッ
ファが不要であるとともに出力配線間隔を低減してレイ
アウト面積を低減できる。また、ゲート電極配線６を入
力配線に対して直角方向に設けているので、P,Nの各拡
散領域2,3及び4,5に亘って延設されるゲート電極配線６
と入力配線との電気接続を容易に行うことができ、CMOS
構造を採用する場合にも入力配線A0，0，A1，1を最
少の４本で構成できる。これにより、レイアウト面積を
更に低減することが可能である。
ここで、前記実施例では４個のナンドゲートを有する
論理回路に適用した場合を示したが、これに限られるも
のではなく種々の論理回路に適用することが可能であ
る。
論理回路に適用した場合を示したが、これに限られるも
のではなく種々の論理回路に適用することが可能であ
る。
以上説明したように本発明は、入力配線を第１の配線
層で構成し、回路素子としてのトランジスタのゲート電
極配線をこの入力配線と直角方向に構成し、かつ出力配
線をこのゲート配線と平行な第２の配線層で構成してい
るので、トランジスタのゲート幅に制限を受けることな
く出力配線の間隔を小さくできるとともに入力配線数の
低減を図ることができ、集積回路の集積度の向上を達成
できる。
層で構成し、回路素子としてのトランジスタのゲート電
極配線をこの入力配線と直角方向に構成し、かつ出力配
線をこのゲート配線と平行な第２の配線層で構成してい
るので、トランジスタのゲート幅に制限を受けることな
く出力配線の間隔を小さくできるとともに入力配線数の
低減を図ることができ、集積回路の集積度の向上を達成
できる。
第１図は本発明の一実施例のレイアウト図、第２図は論
理回路図、第３図は従来のレイアウト図、第４図
（ａ），（ｂ）は一般的な入力，出力配線の模式的な回
路図である。 １……第１の配線層、2,3……Ｐ型拡散領域、4,5……Ｎ
型拡散領域、６……ゲート電極配線、７……第２の配線
層、８……VDD、９……GND、10……コンタクトホール、
11……ゲート電極配線、12……第１の配線層、13……V
DD、14……GND、15……コンタクトホール、A0〜A1……
入力配線、0〜3……出力配線。
理回路図、第３図は従来のレイアウト図、第４図
（ａ），（ｂ）は一般的な入力，出力配線の模式的な回
路図である。 １……第１の配線層、2,3……Ｐ型拡散領域、4,5……Ｎ
型拡散領域、６……ゲート電極配線、７……第２の配線
層、８……VDD、９……GND、10……コンタクトホール、
11……ゲート電極配線、12……第１の配線層、13……V
DD、14……GND、15……コンタクトホール、A0〜A1……
入力配線、0〜3……出力配線。
Claims (1)
- 【請求項１】論理回路に接続される、複数の入力配線
と、複数の出力配線とが互いに直交する方向に配置され
てなる半導体集積回路において、前記入力配線を第１の
配線層で構成し、前記出力配線を前記第１の配線層とは
異なる第２の配線層で構成すると共に、前記入力配線が
コンタクトホールを介して接続されるトランジスタのゲ
ート電極は、前記入力配線と直交する方向でかつ前記出
力配線と平行になるように配線したことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041667A JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041667A JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62200756A JPS62200756A (ja) | 1987-09-04 |
| JP2614844B2 true JP2614844B2 (ja) | 1997-05-28 |
Family
ID=12614740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041667A Expired - Lifetime JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2614844B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Ｌｓｉマスタスライスチツプ |
| JPS6135535A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | マスタ−スライス集積回路装置 |
-
1986
- 1986-02-28 JP JP61041667A patent/JP2614844B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62200756A (ja) | 1987-09-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0479136B2 (ja) | ||
| US4771327A (en) | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings | |
| JP3335460B2 (ja) | スタンダードセルを有する半導体装置 | |
| JPH10163328A (ja) | 半導体集積回路装置 | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JP2614844B2 (ja) | 半導体集積回路 | |
| JPH10163458A (ja) | クロックドライバ回路及び半導体集積回路装置 | |
| JPH1041393A (ja) | 半導体スタンダードセル及びその配置配線方法 | |
| JPS60110137A (ja) | 半導体装置 | |
| JPS623584B2 (ja) | ||
| JPS6290948A (ja) | 半導体集積回路装置 | |
| JP4282895B2 (ja) | 半導体集積回路装置 | |
| JPS58222573A (ja) | 半導体集積回路装置 | |
| JP3980122B2 (ja) | 半導体装置 | |
| JP2982862B2 (ja) | 半導体装置 | |
| JP2634800B2 (ja) | 半導体集積回路スタンダードセル | |
| JP3236745B2 (ja) | Ｌｓｉチップのレイアウト方法 | |
| JPS6342419B2 (ja) | ||
| EP0495990A1 (en) | Semiconductor device | |
| JPH0312963A (ja) | ゲートアレイ | |
| JPH0864768A (ja) | 半導体集積回路装置 | |
| JP2574756B2 (ja) | 相補形ｍｏｓ集積回路 | |
| JPH07153926A (ja) | 半導体集積回路装置 | |
| JPH01125952A (ja) | マスタスライス集積回路 | |
| JPH0736425B2 (ja) | 半導体記憶装置 |