JPS62200756A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62200756A JPS62200756A JP61041667A JP4166786A JPS62200756A JP S62200756 A JPS62200756 A JP S62200756A JP 61041667 A JP61041667 A JP 61041667A JP 4166786 A JP4166786 A JP 4166786A JP S62200756 A JPS62200756 A JP S62200756A
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- Japan
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- wiring
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- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000010276 construction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に複数の入力及び一
方向の出力を有する半導体集積回路に関する。
方向の出力を有する半導体集積回路に関する。
従来、半導体集積回路において、回路群を制御するため
に、複数の入力を有しかつ一方向に出力する論理回路が
使用されている。例えば、第4図(a)のように、複数
の入力と一方向に向けた出力を有する論理回路Aを制御
回路Bに接続する場合、論理回路への出力配線間隔を1
゜、とし制御回路Bの入力配線間隔をII+とすると、
出力配線間隔l。1が入力配線間隔I11より大きいと
、出力配線に曲げが必要となり、出力配線領域が必要と
なる。
に、複数の入力を有しかつ一方向に出力する論理回路が
使用されている。例えば、第4図(a)のように、複数
の入力と一方向に向けた出力を有する論理回路Aを制御
回路Bに接続する場合、論理回路への出力配線間隔を1
゜、とし制御回路Bの入力配線間隔をII+とすると、
出力配線間隔l。1が入力配線間隔I11より大きいと
、出力配線に曲げが必要となり、出力配線領域が必要と
なる。
ところが、第4図(b)のように、論理回路Aの出力配
線間隔taxと制御回路Bの入力配線間隔1.2が等し
いと、出力配線には曲げの必要がなくなる。このため、
出力配線領域は殆ど不要となり、半導体集積回路の集積
度を向上する上で有利になる。
線間隔taxと制御回路Bの入力配線間隔1.2が等し
いと、出力配線には曲げの必要がなくなる。このため、
出力配線領域は殆ど不要となり、半導体集積回路の集積
度を向上する上で有利になる。
このことから、論理回路Aの出力配線間隔は次段である
制御回路Bの入力配線間隔にできるだけ等しくすること
が要求される。ところが、−Cには制御回路Bではレイ
アウト面積を小さくするためにその配線間隔1.は小さ
くなっているため、この論理回路Aの出力配線では間隔
l。を小さくすることが要求されている。
制御回路Bの入力配線間隔にできるだけ等しくすること
が要求される。ところが、−Cには制御回路Bではレイ
アウト面積を小さくするためにその配線間隔1.は小さ
くなっているため、この論理回路Aの出力配線では間隔
l。を小さくすることが要求されている。
例えば、第2図のようなナントゲートG1〜G4を用い
た集積回路を構成する場合。第3図のように入力配線A
o 、Ao 、AI、AIをゲート電極配線11で構成
し、かつ出力配線b0.6□d2゜63はこのゲート電
極配線11と直角方向に延びる配線(ここでは、第1ア
ルミニウム配線)1.2で構成している。図中、13は
VDD 、14はGNDの各配線であり、また15はコ
ンタクトホールである。
た集積回路を構成する場合。第3図のように入力配線A
o 、Ao 、AI、AIをゲート電極配線11で構成
し、かつ出力配線b0.6□d2゜63はこのゲート電
極配線11と直角方向に延びる配線(ここでは、第1ア
ルミニウム配線)1.2で構成している。図中、13は
VDD 、14はGNDの各配線であり、また15はコ
ンタクトホールである。
そして、この回路において、上述したように半導体集積
回路の集積度を向上させるためには、出力配線万。〜δ
、の間隔l。IIを次段である制御回路の入力配線の間
隔に等しく或いはこれに近くすることが要求され、一般
にはなるべく間隔を小さくすることが要求されることに
なる。
回路の集積度を向上させるためには、出力配線万。〜δ
、の間隔l。IIを次段である制御回路の入力配線の間
隔に等しく或いはこれに近くすることが要求され、一般
にはなるべく間隔を小さくすることが要求されることに
なる。
上述した従来の半導体集積回路では、出力配線の間隔を
小さくすると、ナントゲートを構成するトランジスタの
ゲート幅が制約を受け、次段をドライブする能力が低下
して出力用バッファが必要となる。これを防ぐためにゲ
ート幅を大きくした場合、出力配線間隔が大きくなって
前記したような配線領域が必要となる。したがって、い
ずれにしてもレイアウト面積が増大することになる。
小さくすると、ナントゲートを構成するトランジスタの
ゲート幅が制約を受け、次段をドライブする能力が低下
して出力用バッファが必要となる。これを防ぐためにゲ
ート幅を大きくした場合、出力配線間隔が大きくなって
前記したような配線領域が必要となる。したがって、い
ずれにしてもレイアウト面積が増大することになる。
また、前記した第3図のようにCMO3構成の回路の場
合には、入力配線をP、Nの各チャネルトランジスタに
対して夫々設ける必要があるために、人力配線の数が2
倍必要になり、この面でもレイアウト面積の増大を招く
という問題もある。
合には、入力配線をP、Nの各チャネルトランジスタに
対して夫々設ける必要があるために、人力配線の数が2
倍必要になり、この面でもレイアウト面積の増大を招く
という問題もある。
本発明の半導体集積回路は、入力配線の数を低減すると
ともに出力配線間隔の低減を可能にしてレイアウト面積
の低減を図るものである。
ともに出力配線間隔の低減を可能にしてレイアウト面積
の低減を図るものである。
本発明の半導体集積回路は、入力配線を第1の配線層で
構成し、回路素子としてのトランジスタのゲート電極配
線をこの入力配線と直角方向に構成し、かつ出力配線を
このゲート配線と平行な第2の配線層で構成している。
構成し、回路素子としてのトランジスタのゲート電極配
線をこの入力配線と直角方向に構成し、かつ出力配線を
このゲート配線と平行な第2の配線層で構成している。
次に、本発明を図面を参照して説明する。
第1図は本発明の一実施例のレイアウト図であり、前記
した第2図の論理回路を構成したものである。
した第2図の論理回路を構成したものである。
この論理回路では、4本の入力配線A、、A、。
A、、A、を第1の配、*WJlにより図示横方向に列
設するとともに、これら入力配線A+1 、 AI 。
設するとともに、これら入力配線A+1 、 AI 。
A、、A、に隣合うようにP、 Nの各拡散領域2゜3
及び4,5を形成する。そして、この入力配線Aa、A
O,A、、 肩に直交するように図示縦方向にゲート電
極配線6を形成し、前記拡散領域2.3及び4,5とで
ナントゲートG、〜G4を構成している。そして、この
ゲート電極配線6と平行に第2の配線層7からなる4木
の出力配線Oo 、Or 、5g 、 5+を形成して
いる。これら出力配線o0.’0..O□、6.の配線
間隔は、次段としての制御回路の入力配線間隔に等しく
設定していることは言うまでもない。
及び4,5を形成する。そして、この入力配線Aa、A
O,A、、 肩に直交するように図示縦方向にゲート電
極配線6を形成し、前記拡散領域2.3及び4,5とで
ナントゲートG、〜G4を構成している。そして、この
ゲート電極配線6と平行に第2の配線層7からなる4木
の出力配線Oo 、Or 、5g 、 5+を形成して
いる。これら出力配線o0.’0..O□、6.の配線
間隔は、次段としての制御回路の入力配線間隔に等しく
設定していることは言うまでもない。
図中、8はVI、n、 9はGNDの各配線、10は
コンタクトホールである。
コンタクトホールである。
この構成によれば、出力配線0゜、o、、02゜b、は
ゲート電極配線6と平行であるため、トランジスタのゲ
ート幅を十分大きくしても出力配線Oa 、Or 、O
! 、Oxの間隔l。Aを太き(させる必要はない。し
たがって、バッファが不要であるとともに出力配線間隔
を低減してレイアウト面積を低減できる。また、ゲート
電極配線6を入力配線に対して直角方向に設けているの
で、P、 Hの各拡散領域2,3及び4,5に亘って延
設されるゲート電極配線6と入力配線との電気接続を容
易に行うことができ、CMOS構造を採用する場合にも
入力配NIAAo 、 Ao 、 At 、 /’zを
最少の4本で構成できる。これにより、レイアウト面積
を更に低減することが可能である。
ゲート電極配線6と平行であるため、トランジスタのゲ
ート幅を十分大きくしても出力配線Oa 、Or 、O
! 、Oxの間隔l。Aを太き(させる必要はない。し
たがって、バッファが不要であるとともに出力配線間隔
を低減してレイアウト面積を低減できる。また、ゲート
電極配線6を入力配線に対して直角方向に設けているの
で、P、 Hの各拡散領域2,3及び4,5に亘って延
設されるゲート電極配線6と入力配線との電気接続を容
易に行うことができ、CMOS構造を採用する場合にも
入力配NIAAo 、 Ao 、 At 、 /’zを
最少の4本で構成できる。これにより、レイアウト面積
を更に低減することが可能である。
ここで、前記実施例では4個のナントゲートを有する論
理回路に適用した場合を示したが、これに限られるもの
ではなく種々の論理回路に適用することが可能である。
理回路に適用した場合を示したが、これに限られるもの
ではなく種々の論理回路に適用することが可能である。
以上説明したように本発明は、入力配線を第1の配線層
で構成し、回路素子としてのトランジス夕のゲート電極
配線をこの人力配線と直角方向に構成し、かつ出力配線
をこのゲート配線と平行な第2の配置層で構成している
ので、トランジスタのゲート幅に制限を受けることなく
出力配線の間隔を小さくできるとともに入力配線数の低
減を図ることができ、集積回路の集積度の向上を達成で
きる。
で構成し、回路素子としてのトランジス夕のゲート電極
配線をこの人力配線と直角方向に構成し、かつ出力配線
をこのゲート配線と平行な第2の配置層で構成している
ので、トランジスタのゲート幅に制限を受けることなく
出力配線の間隔を小さくできるとともに入力配線数の低
減を図ることができ、集積回路の集積度の向上を達成で
きる。
第1図は本発明の一実施例のレイアウト図、第2図は論
理回路図、第3図は従来のレイアウト図、第4図(a)
、 (b)は一般的な人力、出力配線の模式的な回路
図である。 1・・・第1の配線層、2,3・・・P型拡散領域、4
゜5・・・N型拡散領域、6・・・ゲート電極配線、7
・・・第2の配線層、8・・・■。。、9・・・GND
、10・・・コンタクトホール、11・・・ゲート電極
配線、12・・・第1の配線層、13・・・VDD、1
4・・・GND、15・・・コンタクトホール、八〇〜
A1・・・人力配線、O0第1図 o11r1 肥7′7配潴4′ 第4図(b) 102 LI2
理回路図、第3図は従来のレイアウト図、第4図(a)
、 (b)は一般的な人力、出力配線の模式的な回路
図である。 1・・・第1の配線層、2,3・・・P型拡散領域、4
゜5・・・N型拡散領域、6・・・ゲート電極配線、7
・・・第2の配線層、8・・・■。。、9・・・GND
、10・・・コンタクトホール、11・・・ゲート電極
配線、12・・・第1の配線層、13・・・VDD、1
4・・・GND、15・・・コンタクトホール、八〇〜
A1・・・人力配線、O0第1図 o11r1 肥7′7配潴4′ 第4図(b) 102 LI2
Claims (1)
- (1)複数本の入力配線と、複数本の出力配線とを備え
る半導体集積回路において、前記複数本の入力配線を第
1の配線層で構成するとともに回路素子としてのトラン
ジスタのゲート電極配線をこの入力配線と直角方向に構
成し、かつ前記複数本の出力配線をこのゲート配線と平
行な第2の配線層で構成したことを特徴とする半導体集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61041667A JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61041667A JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62200756A true JPS62200756A (ja) | 1987-09-04 |
JP2614844B2 JP2614844B2 (ja) | 1997-05-28 |
Family
ID=12614740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61041667A Expired - Lifetime JP2614844B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2614844B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Lsiマスタスライスチツプ |
JPS6135535A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | マスタ−スライス集積回路装置 |
-
1986
- 1986-02-28 JP JP61041667A patent/JP2614844B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
JPS58119647A (ja) * | 1982-01-09 | 1983-07-16 | Ricoh Co Ltd | Lsiマスタスライスチツプ |
JPS6135535A (ja) * | 1984-07-27 | 1986-02-20 | Fujitsu Ltd | マスタ−スライス集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2614844B2 (ja) | 1997-05-28 |
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