JPS58119647A - Ｌｓｉマスタスライスチツプ - Google Patents
ＬｓｉマスタスライスチツプInfo
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- JPS58119647A JPS58119647A JP135682A JP135682A JPS58119647A JP S58119647 A JPS58119647 A JP S58119647A JP 135682 A JP135682 A JP 135682A JP 135682 A JP135682 A JP 135682A JP S58119647 A JPS58119647 A JP S58119647A
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- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、セミカスタムＬＳＩのゲートアレイ集積回路
に関するもので、特に各糧素子形成及び配／ＦＭ形成の
自由度を向上させると共に、実質的ＶＣセル来槓度を向
上さぜたＬＳＩマスタスライスチップに関するものであ
る。
に関するもので、特に各糧素子形成及び配／ＦＭ形成の
自由度を向上させると共に、実質的ＶＣセル来槓度を向
上さぜたＬＳＩマスタスライスチップに関するものであ
る。
：！１１１１．槓回路のうち、最後の金属蒸着による配
線までは全く同じに作っておき、１！Ｉｋ後の金属蒸着
による配線のみｔ違えて異なった機能を有する集積回路
を製造するマスタスライス方式は従来公知である。従来
のこの様なマスタスライス集積回路でに′ｉ、１チップ
上に電子回路素子全配列させた素子区域とこれら素子間
の配線を行なう為の配線区域とが予め定めらｎてお９．
拡散工程（ウニハエ程）の終了したマスタスライス全品
種毎に異なった配線パターンで相互配線してＬＳＩｔ−
形成する。従って、マスタスライスＦｉ蚊通東横腹の要
請を満足すると共に、顧客の注文に応じて回路設計が可
能であり、その１ｌｌＩＩ通性が高鴨点に特色を有する
。
線までは全く同じに作っておき、１！Ｉｋ後の金属蒸着
による配線のみｔ違えて異なった機能を有する集積回路
を製造するマスタスライス方式は従来公知である。従来
のこの様なマスタスライス集積回路でに′ｉ、１チップ
上に電子回路素子全配列させた素子区域とこれら素子間
の配線を行なう為の配線区域とが予め定めらｎてお９．
拡散工程（ウニハエ程）の終了したマスタスライス全品
種毎に異なった配線パターンで相互配線してＬＳＩｔ−
形成する。従って、マスタスライスＦｉ蚊通東横腹の要
請を満足すると共に、顧客の注文に応じて回路設計が可
能であり、その１ｌｌＩＩ通性が高鴨点に特色を有する
。
典型的なマスタスライスチップ２１のｍａｒｘ１図に示
しておる。図示した如く、マスタスライステップＩＦｉ
、大略、素子区域１ｍと、配線区域１ｂと、Ｉ１０バッ
ファ・パッド部ｌＣとを有するもので、こ几ら各区域が
半導体基板上に区画さｎている。素子区域１ａＫｔｉ、
ＭＯＳ トランジスタ等の電子回路素子がプレイ状に
多数配股さｎており１例えばＭＯＳトランジスタのゲー
トでゲートアレイが構成さｎている。配線区域ｔｂｔよ
、素子区域１ａ内の素子を相互に接続す ・る為の配線
金施す区域で、そこＫｋ−１横方向に延在するアンダー
パス（埋設配線層）２が豪数個１列アレイ状に設けらｎ
ている。これらのアンダー・ぞスは１通常、多結晶シリ
コン、又はＰ＋拡散やＮ＋拡散の拡散層として形成され
る。−万、配線区域ｔｂにおける縦方向のメタル配線は
、アンダーパス２上に存在する絶縁層上ＫＡｔ等の金属
を蒸溜して形成する。
しておる。図示した如く、マスタスライステップＩＦｉ
、大略、素子区域１ｍと、配線区域１ｂと、Ｉ１０バッ
ファ・パッド部ｌＣとを有するもので、こ几ら各区域が
半導体基板上に区画さｎている。素子区域１ａＫｔｉ、
ＭＯＳ トランジスタ等の電子回路素子がプレイ状に
多数配股さｎており１例えばＭＯＳトランジスタのゲー
トでゲートアレイが構成さｎている。配線区域ｔｂｔよ
、素子区域１ａ内の素子を相互に接続す ・る為の配線
金施す区域で、そこＫｋ−１横方向に延在するアンダー
パス（埋設配線層）２が豪数個１列アレイ状に設けらｎ
ている。これらのアンダー・ぞスは１通常、多結晶シリ
コン、又はＰ＋拡散やＮ＋拡散の拡散層として形成され
る。−万、配線区域ｔｂにおける縦方向のメタル配線は
、アンダーパス２上に存在する絶縁層上ＫＡｔ等の金属
を蒸溜して形成する。
第２図は、従来技術のマスタスライスチップにおいてロ
ジックユニットの形成及びロジックユニット間の配線の
典型例會示している。即ち。
ジックユニットの形成及びロジックユニット間の配線の
典型例會示している。即ち。
第２図に示す如く、従来のマスタスライスチップでは、
互いに隣接して素子区域１ｍと配線区域１ｂとが区画形
成されており、素子区域ｌ＆に＋１１列アレイ状に配列
さ庇てベーシックセルＣ，，Ｃ２等がｅけらｎでいる。
互いに隣接して素子区域１ｍと配線区域１ｂとが区画形
成されており、素子区域ｌ＆に＋１１列アレイ状に配列
さ庇てベーシックセルＣ，，Ｃ２等がｅけらｎでいる。
図示例の場合は。
各ベーシックセルの左半分はＰＭＯ８構造であり。
一方布半分はＮＭＯ８構造に形成さｎでいる。
ＰＭＯ８構造Ｆｉ、互いに離隔して基板内に形成さ几た
３個のＰ専電型拡散領域３＆、 ３ｂ、 ３ｃと。
３個のＰ専電型拡散領域３＆、 ３ｂ、 ３ｃと。
夫々の拡散領域間にまたがり絶縁層を介して基板上に般
けられた一対のゲート電極４＆、４ｂとを有している。
けられた一対のゲート電極４＆、４ｂとを有している。
ＮＭＯ８構造は、互いに離隔して基板内に形成場ｒした
３個のＮ導電型拡散領域５ｍ。
３個のＮ導電型拡散領域５ｍ。
５ｂ、５ｃと、夫々の拡散領域間Ｋまたがり上述したＰ
ＭＯ８と共通のゲート電極４ ＆、 ４ ｂとで構成さ
庇ている。
ＭＯ８と共通のゲート電極４ ＆、 ４ ｂとで構成さ
庇ている。
ベーシックセルＣＩにおいて、金属配劇６及びコンタク
ト６ａ、 ６ａ ｔ−介して拡散領域３ｂと５１とが電
気的に接続されている。又、電源電圧ＶＤＤが供給さｎ
るリード＠ ＶＤＤ ＃′ｉ、コンタクト７船７ｂ全７
ｂ會介夫々拡散領域３ｍ、 ３ｃに接続さｒしており、
所定′１位（接地電位）■あに接続さｆＬるリード線Ｖ
Ｈｒｉ 、コンタクト８￥ｒ介して拡散領域５Ｃに接続
さｒしている。１対のゲート電極４ｍ。
ト６ａ、 ６ａ ｔ−介して拡散領域３ｂと５１とが電
気的に接続されている。又、電源電圧ＶＤＤが供給さｎ
るリード＠ ＶＤＤ ＃′ｉ、コンタクト７船７ｂ全７
ｂ會介夫々拡散領域３ｍ、 ３ｃに接続さｒしており、
所定′１位（接地電位）■あに接続さｆＬるリード線Ｖ
Ｈｒｉ 、コンタクト８￥ｒ介して拡散領域５Ｃに接続
さｒしている。１対のゲート電極４ｍ。
４ｂＫＩｄ、 １対の入力電圧が供給さｎる入力リード
、ｉ！ｉｌ■□、■２が接続さｎており、又拡散領域５
ａにｌまセルＣ１からの出力ｔ＊り出す出力リード線■
Ｏｕｔが接続されている。
、ｉ！ｉｌ■□、■２が接続さｎており、又拡散領域５
ａにｌまセルＣ１からの出力ｔ＊り出す出力リード線■
Ｏｕｔが接続されている。
上述の如く接続されたセルＣ□は０ＭＯ８−ＮＡＮＤゲ
ートを形成しており、その回路図を第５ａ１１に示しで
ある。図において、直列接続され′＃−１対のＮＭＯ８
Ｑｓ −Ｑｘとでドライバー會構成し、並列接続された
１対のＰＭＯ８Ｑｓ −Ｑ４とで負荷トランジスタを構
成している。Ｖｌ−Ｑ Ｏ場合に＃ｉ。
ートを形成しており、その回路図を第５ａ１１に示しで
ある。図において、直列接続され′＃−１対のＮＭＯ８
Ｑｓ −Ｑｘとでドライバー會構成し、並列接続された
１対のＰＭＯ８Ｑｓ −Ｑ４とで負荷トランジスタを構
成している。Ｖｌ−Ｑ Ｏ場合に＃ｉ。
ＱｓがオフでＱ、がオンである。従ってｓ Ｑｌ及びＱ
、の電ｆｔ、は人力■、のいかんに拘わらずゼロで。
、の電ｆｔ、は人力■、のいかんに拘わらずゼロで。
ＰＭＯ８Ｑｓの電圧降下はゼロ及びＶｏｕｔ ＝ ＶＤ
Ｄである。一方、■□＝ Ｖ、 ＝ ＶＤＤの場合には
、 ＮＭＯ８Ｑユ及び−１がオンて、ＰＭＯ８Ｑｓ及び
Ｑ４がオフである。従って、ＮＭＯ８Ｑ□及びＱ、にお
けｂ電圧降下はゼロで■。ａｔ ＝ ’である。尚、セ
ルＣ１もセルＣ０と同様ＫＩＩ続されて別の２人力ＣＭ
Ｏ８・ＮＡＮＤゲート會構威している。
Ｄである。一方、■□＝ Ｖ、 ＝ ＶＤＤの場合には
、 ＮＭＯ８Ｑユ及び−１がオンて、ＰＭＯ８Ｑｓ及び
Ｑ４がオフである。従って、ＮＭＯ８Ｑ□及びＱ、にお
けｂ電圧降下はゼロで■。ａｔ ＝ ’である。尚、セ
ルＣ１もセルＣ０と同様ＫＩＩ続されて別の２人力ＣＭ
Ｏ８・ＮＡＮＤゲート會構威している。
第２図にお−で、配線区域１ｂが素子区域１１にｉｉ４
接して設けられており、配線区域１ｂＫは。
接して設けられており、配線区域１ｂＫは。
例えば所定の導電層の不純物を基板内に拡散させて形威
したアンダーパス２が複数個、水平方向に延在して設け
られている。ＮＡＮＤゲート會構成するセルＣ１Ｏ出力
■。ｕｔはアンダーＩ々ス２ａＫ＠続嘔れ、リード線９
を介して別の素子区域の０リツクユニツトＫＩｌ絖され
る。一方、別０ＮＡＮＤゲートを構成するセルＣ１Ｏ出
力■。ｄは７ｙグーＡＸ２ｂｆ介１．？リーＶ９１０Ｋ
ｇ続されており、リード＠１０は図示していないが配線
区域１ｂの反対側に設けられている素子区域の別ｅＱａ
タックユニットＫＩＩ続される。菖２図の配線区域１ｂ
Ｋは、更に、２本のメタル配線１１．１１が設けられた
状態が示されている。
したアンダーパス２が複数個、水平方向に延在して設け
られている。ＮＡＮＤゲート會構成するセルＣ１Ｏ出力
■。ｕｔはアンダーＩ々ス２ａＫ＠続嘔れ、リード線９
を介して別の素子区域の０リツクユニツトＫＩｌ絖され
る。一方、別０ＮＡＮＤゲートを構成するセルＣ１Ｏ出
力■。ｄは７ｙグーＡＸ２ｂｆ介１．？リーＶ９１０Ｋ
ｇ続されており、リード＠１０は図示していないが配線
区域１ｂの反対側に設けられている素子区域の別ｅＱａ
タックユニットＫＩＩ続される。菖２図の配線区域１ｂ
Ｋは、更に、２本のメタル配線１１．１１が設けられた
状態が示されている。
以上の説明から明らかな如く、従来のＬＳＩマスクスラ
イスチップにおいては、複数個のベーシックセルを有す
る素子区域とセル間接続を行なう為の配線区域とｔ交互
に配設する１０であって、素子区域内のページツタセル
Ｏ各ＩＩヲ接続して所望のロジックユニット（例えば。
イスチップにおいては、複数個のベーシックセルを有す
る素子区域とセル間接続を行なう為の配線区域とｔ交互
に配設する１０であって、素子区域内のページツタセル
Ｏ各ＩＩヲ接続して所望のロジックユニット（例えば。
ＮＡＮＤ −？ ＮＯＲ等）管形成し、か〈形威さｎた
ロジック関Ｏｍｌ続會配線区域を利用して配！ＩＩＩ続
して組合わせロジック回路を形成して一九。
ロジック関Ｏｍｌ続會配線区域を利用して配！ＩＩＩ続
して組合わせロジック回路を形成して一九。
この場合に、配線区域は所定方向に配向されたアンダー
パスを有し、ロジックエニツ）ｌａＯ配＊＊続ＫＯみ使
用されてｉた。従って、従来のマスタスライスチップの
集積度は素子区域内に設けられｂセル数で決定されチッ
プ面積Ｏ有効利用ｔＦｉ限定的であり九。更に、成る素
子区域内のセルから別の素子区域内Ｃ）＊ｋＫ＠絖する
為にｄ、配線区域内に設けら１″Ｌ九アンダーＡスを通
さねばならず、竜ル関接続はある一定値以下とすること
はできず、そｆ’Ｌにけ配−〇自由度も限定的であつ九
。
パスを有し、ロジックエニツ）ｌａＯ配＊＊続ＫＯみ使
用されてｉた。従って、従来のマスタスライスチップの
集積度は素子区域内に設けられｂセル数で決定されチッ
プ面積Ｏ有効利用ｔＦｉ限定的であり九。更に、成る素
子区域内のセルから別の素子区域内Ｃ）＊ｋＫ＠絖する
為にｄ、配線区域内に設けら１″Ｌ九アンダーＡスを通
さねばならず、竜ル関接続はある一定値以下とすること
はできず、そｆ’Ｌにけ配−〇自由度も限定的であつ九
。
本発明は１以上ｏ、１ｃ鑑みなさｆＬえ％０であって、
ロジックエエットＯ形成及び配線形成Ｏ自由１１向上さ
せると共に、実質的（４ル集積＊Ｙｔ向上させたＩＪＩ
マスタスライスチップ會提供することを目的とする。本
発明ＩＥ）Ｌ８Ｉマスタスライスチップは、基板内に形
成し九拡散領域と前記基板上に絶縁層を介して設けられ
九ゲート電極とで構成さｆＬるゲートセルをページツタ
セルとして有し、前記ベーシックセル會複数個アレイ状
に配設したセルアレイ区域を複数個互いに並設して設け
、前記セルアレイ区域會機能素子用及び配線形成用ＫＭ
択的に使用可能としたことを特命とするものである。
ロジックエエットＯ形成及び配線形成Ｏ自由１１向上さ
せると共に、実質的（４ル集積＊Ｙｔ向上させたＩＪＩ
マスタスライスチップ會提供することを目的とする。本
発明ＩＥ）Ｌ８Ｉマスタスライスチップは、基板内に形
成し九拡散領域と前記基板上に絶縁層を介して設けられ
九ゲート電極とで構成さｆＬるゲートセルをページツタ
セルとして有し、前記ベーシックセル會複数個アレイ状
に配設したセルアレイ区域を複数個互いに並設して設け
、前記セルアレイ区域會機能素子用及び配線形成用ＫＭ
択的に使用可能としたことを特命とするものである。
以下、第４図及び第５図を参考に本発明の具体的実施の
態様に付き１！明する。算４ＷＪＫ示し九実施例から明
らかな如く１本発明０′ｖスタスライステツプにおｉで
は１区域１＆は従来のマスタスライスチップの素子区域
１ｍと実質的に同じであるが１区域１ａＫｇｇする区域
１ｂ’は単なる配線区域ではなく１機能素子形成用又は
配線形成用に選択的可能な区域に形成しである。
態様に付き１！明する。算４ＷＪＫ示し九実施例から明
らかな如く１本発明０′ｖスタスライステツプにおｉで
は１区域１＆は従来のマスタスライスチップの素子区域
１ｍと実質的に同じであるが１区域１ａＫｇｇする区域
１ｂ’は単なる配線区域ではなく１機能素子形成用又は
配線形成用に選択的可能な区域に形成しである。
即ち１本発明のマスタスライスチップでは１区域１ｂ’
に％拡散領域とゲート電極とを設けて基本的ＫＦｉゲー
トセルアレイｔ＊ｇして−る。従って１区域１ｂ’は単
なる配線接続の為でなく。
に％拡散領域とゲート電極とを設けて基本的ＫＦｉゲー
トセルアレイｔ＊ｇして−る。従って１区域１ｂ’は単
なる配線接続の為でなく。
ロジックユニットを形成することも可能である。
尚１区域ｔｂ”１本来の配線領域として使用するときＫ
は１図中縦方向にメタルが砥在さｎ、横方向に延在さｎ
るぼりシリコン管本来のアンダーパスとして機能させｂ
ｏ 第４図にお−で１区域１ｍは第２図Ｏ区域１ｍと同一の
構造會有しており、実質的に同一〇メタル配線が成され
て３儂の独立し九ＮＡＮＤゲートが構成されて−る。第
４ＷｉＫ示しえ実施例では１区緘ｌｂ′はそｎと並設さ
れて−る区域１ｍと同一〇構成を有して−る。従って１
区域ｔｂ’においても、互いに離隔して基板内＃ＣＣ形
名れた３個のＰ導電屋拡散領域１３ ａ ＃ １３ ｂ
ｅ １３ ｍとＮ導電塵拡散領域１５ｍ、 １５ｂ、
１５＠、及びこれらに共通なゲート電１ｉ １４ｍ、
１４ｂとでベーシックセルが構成さｎている・ゲート
電極は１例えピドープしたポリシリコンで形成する。
は１図中縦方向にメタルが砥在さｎ、横方向に延在さｎ
るぼりシリコン管本来のアンダーパスとして機能させｂ
ｏ 第４図にお−で１区域１ｍは第２図Ｏ区域１ｍと同一の
構造會有しており、実質的に同一〇メタル配線が成され
て３儂の独立し九ＮＡＮＤゲートが構成されて−る。第
４ＷｉＫ示しえ実施例では１区緘ｌｂ′はそｎと並設さ
れて−る区域１ｍと同一〇構成を有して−る。従って１
区域ｔｂ’においても、互いに離隔して基板内＃ＣＣ形
名れた３個のＰ導電屋拡散領域１３ ａ ＃ １３ ｂ
ｅ １３ ｍとＮ導電塵拡散領域１５ｍ、 １５ｂ、
１５＠、及びこれらに共通なゲート電１ｉ １４ｍ、
１４ｂとでベーシックセルが構成さｎている・ゲート
電極は１例えピドープしたポリシリコンで形成する。
８１４図の場合には、リード９１６によって拡散領域１
３ｂと１５ｍとを接続しておｐ％又リード、ｍｌ ７ｔ
−介して拡散領域１３ａと１３ｃとに電源電圧■ＤＤが
供給され、■。ｕｔ及び■。ｕｔ’管入力として夫々の
ゲー）１１１４ｉ１１４ｍ及び１４ｂに供給さｆＬ。
３ｂと１５ｍとを接続しておｐ％又リード、ｍｌ ７ｔ
−介して拡散領域１３ａと１３ｃとに電源電圧■ＤＤが
供給され、■。ｕｔ及び■。ｕｔ’管入力として夫々の
ゲー）１１１４ｉ１１４ｍ及び１４ｂに供給さｆＬ。
拡散領域１５ａから出力Ｗｅ ｆｒｊｍ り ａｉす構
成ＫＩＩ絖されて０ＭＯ８−ＮＡＮＤゲートを形成して
いる。
成ＫＩＩ絖されて０ＭＯ８−ＮＡＮＤゲートを形成して
いる。
従って、メタル配線がなされ九ｗＸ４図の構成を回路薗
で示すと第５図の如くなる。この場合に。
で示すと第５図の如くなる。この場合に。
本発明の構成によれば、セルＣ，で構成され九ＮＡＮＤ
！１の出力とセルＣ，で構成さｎたＮＡＮＤ２２０出力
とｔ−ＮＡＮＤ２３Ｏ入力端ＫｉＩ続させる場合にリー
ド線の長さが著しく短縮さ几る。
！１の出力とセルＣ，で構成さｎたＮＡＮＤ２２０出力
とｔ−ＮＡＮＤ２３Ｏ入力端ＫｉＩ続させる場合にリー
ド線の長さが著しく短縮さ几る。
雛２図に示した従来技術Ｏ場合には、ＮムＮＤ２１及び
２２の出力端とＮＡＮＤ２３の入力端との接続株アンダ
ーノス２の長さ以下とすることはできなかつ友。更に１
本発明におφては１区域１ｍのみならず区域ｌｂ′内に
％ロジックエニット會形成可能であり、従って、マスタ
スライスチップのセル集積度を増加させると共に面積有
効利用率會改書している。更に１本発明構成のマスタス
ライスチップを製造する場合に、何等新規の工程を追加
する必要がな−。
２２の出力端とＮＡＮＤ２３の入力端との接続株アンダ
ーノス２の長さ以下とすることはできなかつ友。更に１
本発明におφては１区域１ｍのみならず区域ｌｂ′内に
％ロジックエニット會形成可能であり、従って、マスタ
スライスチップのセル集積度を増加させると共に面積有
効利用率會改書している。更に１本発明構成のマスタス
ライスチップを製造する場合に、何等新規の工程を追加
する必要がな−。
以上の如く１本発明のマスタスライスチップにおいては
従来技術と異なり配線専用区域を設けｂことなく、全体
的にセルアレイ構成としてあるのでロジックユニットの
配線自由度が改善きｎでいる。尚１本発明は上述した特
定の実施例に限定され６ベきものではなく、その技術的
範囲内において檀々の変形が可能なものである。
従来技術と異なり配線専用区域を設けｂことなく、全体
的にセルアレイ構成としてあるのでロジックユニットの
配線自由度が改善きｎでいる。尚１本発明は上述した特
定の実施例に限定され６ベきものではなく、その技術的
範囲内において檀々の変形が可能なものである。
例えば１区域ｉｓとそｆ’ＬＫ隣接する区械１ｂ／とで
ＰＭＯ８とＮＭＯ８の配置関係管逆にすることも可ｉヒ
である。
ＰＭＯ８とＮＭＯ８の配置関係管逆にすることも可ｉヒ
である。
第１図は従来のマスタスライスチップの構成を示した説
明図、第２図は従来のマスタスライスチップでメタル配
ＩｉＩを行ないｌ対のＣＭＯ８・ＮＡＮＤゲートを構成
した状態を示した説明図。 第３図は第２図のＣＭＯ８＠ＮＡＮＤゲートの回路図、
第４図は本発明の１実施例のマスタスライスチップでメ
タル配Ｉｌ′ｔ−行ないＣＭＯ８−ＮＡＮＤケートの組
み合せロジックを構成した状１１會示した謬明図、第５
図は第４図の構造のロジック回路図、である。 （符号の説明） ３、５．１３．１５ ：拡散＠竣 特許出願人 株式会社 リ コ −
明図、第２図は従来のマスタスライスチップでメタル配
ＩｉＩを行ないｌ対のＣＭＯ８・ＮＡＮＤゲートを構成
した状態を示した説明図。 第３図は第２図のＣＭＯ８＠ＮＡＮＤゲートの回路図、
第４図は本発明の１実施例のマスタスライスチップでメ
タル配Ｉｌ′ｔ−行ないＣＭＯ８−ＮＡＮＤケートの組
み合せロジックを構成した状１１會示した謬明図、第５
図は第４図の構造のロジック回路図、である。 （符号の説明） ３、５．１３．１５ ：拡散＠竣 特許出願人 株式会社 リ コ −
Claims (1)
- １、基板内に形成した拡ｔｉ［領埴と前記基板上に絶縁
層を介して設けらｎたゲート電極とで構故さｒするゲー
トセル全ベーシックセルとして有し、前１ベーシツクセ
ルを複数個アレイ状ＶＣ配眩したセルアレイ区域全複数
個互いに並設して設け、前記セルアレイ区域を機能素子
形成相及び配線形成用に選択的に使用可能としたことを
特徴とするＬＳＩマスタスライスチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP135682A JPS58119647A (ja) | 1982-01-09 | 1982-01-09 | Ｌｓｉマスタスライスチツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP135682A JPS58119647A (ja) | 1982-01-09 | 1982-01-09 | Ｌｓｉマスタスライスチツプ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4280067A Division JPH0793414B2 (ja) | 1992-10-19 | 1992-10-19 | Ｌｓｉマスタスライスチップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58119647A true JPS58119647A (ja) | 1983-07-16 |
Family
ID=11499208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP135682A Pending JPS58119647A (ja) | 1982-01-09 | 1982-01-09 | Ｌｓｉマスタスライスチツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58119647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62137843A (ja) * | 1985-12-06 | 1987-06-20 | シ−メンス、アクチエンゲゼルシヤフト | ゲ−トアレ−デバイス |
| JPS62200756A (ja) * | 1986-02-28 | 1987-09-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538015A (en) * | 1978-09-08 | 1980-03-17 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS57196557A (en) * | 1981-05-27 | 1982-12-02 | Nec Corp | Semiconductor device |
| JPS586157A (ja) * | 1981-07-03 | 1983-01-13 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓマスタ・スライスｌｓｉ |
-
1982
- 1982-01-09 JP JP135682A patent/JPS58119647A/ja active Pending
Patent Citations (4)
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