JPS58127348A - 大規模半導体集積回路装置 - Google Patents
大規模半導体集積回路装置Info
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- JPS58127348A JPS58127348A JP57010501A JP1050182A JPS58127348A JP S58127348 A JPS58127348 A JP S58127348A JP 57010501 A JP57010501 A JP 57010501A JP 1050182 A JP1050182 A JP 1050182A JP S58127348 A JPS58127348 A JP S58127348A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は大規模半導体集積回路装置（ＬＳＩ）に係り
、特にマスク・スライス方式のＣＭＯＳゲートアレイＬ
８１の内部ゲート形成部分における並列形０ＭＯ８論理
インバータゲート集子の構成に関するものである。
、特にマスク・スライス方式のＣＭＯＳゲートアレイＬ
８１の内部ゲート形成部分における並列形０ＭＯ８論理
インバータゲート集子の構成に関するものである。
一般に、マスタ・スライス方式のＣＭＯＳゲートアレイ
ＬＳＩにおいては、０ＭＯ８論理インバータゲート索子
（以下１’−ＣＭＯＳインバータ素子」と呼ぶ）を構成
するＭｏ８ ）ランジスタ（以下「Ｍｏ８’ｌ’Ｊと呼
ぶ）の形状寸法があらかじめ決められている。
ＬＳＩにおいては、０ＭＯ８論理インバータゲート索子
（以下１’−ＣＭＯＳインバータ素子」と呼ぶ）を構成
するＭｏ８ ）ランジスタ（以下「Ｍｏ８’ｌ’Ｊと呼
ぶ）の形状寸法があらかじめ決められている。
従って、このあらかじめ決められた形状寸法を有するＭ
ｏ８Ｔで構成されたいわゆる標準のＣＭＯＳインバータ
素子の負荷駆動出方より大きい負荷駆動出力を有するＣ
ＭＯＳインバータ素子を必要とする場合には、標準のＣ
ＭＯＳインバータ素子を複数個並列に接続して所望の負
荷駆動出方をもつようにした並列形ＣＭＯＳインバータ
素子が用いられている。
ｏ８Ｔで構成されたいわゆる標準のＣＭＯＳインバータ
素子の負荷駆動出方より大きい負荷駆動出力を有するＣ
ＭＯＳインバータ素子を必要とする場合には、標準のＣ
ＭＯＳインバータ素子を複数個並列に接続して所望の負
荷駆動出方をもつようにした並列形ＣＭＯＳインバータ
素子が用いられている。
第１図はＣｍｏｓインバータ素子を２個並列に接続した
並列形ＣＭＯＳインバータ素子を示す等価回路図である
。
並列形ＣＭＯＳインバータ素子を示す等価回路図である
。
図において、一点鎖線で囲む（１ａ）はｐチャネルＭＯ
８Ｔ（以下「ｐ形ＭＯ８’Ｉ’Ｊと呼ぶ）（２ａ）とｎ
チャネルＭ ＯＳ Ｔ （以下「ｎ形ＭＯ８Ｉ’Ｊと呼
））（３ａ）とが直列に接続された接続体からなるＣＭ
ＯＳインバータ、素子、一点鎖藤で囲む（１ｂ）はｐ形
ｐ０８Ｔ（ゐ）とｎ形ＭＯ８’ｌ”（３ｂ）とが直列に
接続された接続体からなるＣＭｏ５インバータ素子、（
４） ｕ ｐ形Ｍ ＯＳ Ｔ （２ａ）。
８Ｔ（以下「ｐ形ＭＯ８’Ｉ’Ｊと呼ぶ）（２ａ）とｎ
チャネルＭ ＯＳ Ｔ （以下「ｎ形ＭＯ８Ｉ’Ｊと呼
））（３ａ）とが直列に接続された接続体からなるＣＭ
ＯＳインバータ、素子、一点鎖藤で囲む（１ｂ）はｐ形
ｐ０８Ｔ（ゐ）とｎ形ＭＯ８’ｌ”（３ｂ）とが直列に
接続された接続体からなるＣＭｏ５インバータ素子、（
４） ｕ ｐ形Ｍ ＯＳ Ｔ （２ａ）。
ｎ形Ｍｏ５ｒ（３ａ）ｅ ｐ形ＭＯ８Ｔ（２ｂ）および
ｎ形ＭＯ８Ｔ（３ｂ）のそれぞれのゲートに共通に接続
された入力端子、（５）はｐ形ＭＯ８Ｔ（２ａ）とｎ形
ＭＯ８Ｔ（３ａ）との接続点、およびｐ形ＭＯ８Ｔ（２
ｂ）とｎ形ＭＯ８Ｔ（３ｂ）との接続点に共通に接続さ
れた出力端子、（６）はｐ形Ｍｏ５Ｔ（ｚａ）のソース
とｐ形ＭＯ８Ｔ（２ｂ）のソースとに共通に接続された
電源側端子（以下ｒ ｖＤＢ端子」と呼ぶ）、（７）は
ｎ形ＭＯ８Ｔ（３ａ）のソースとｎ形ＭＯ８Ｔ（３ｂ）
のソースとに共通に接続された接地側端子（以下「ＧＮ
Ｄ端子」と呼ぶ）でおる。
ｎ形ＭＯ８Ｔ（３ｂ）のそれぞれのゲートに共通に接続
された入力端子、（５）はｐ形ＭＯ８Ｔ（２ａ）とｎ形
ＭＯ８Ｔ（３ａ）との接続点、およびｐ形ＭＯ８Ｔ（２
ｂ）とｎ形ＭＯ８Ｔ（３ｂ）との接続点に共通に接続さ
れた出力端子、（６）はｐ形Ｍｏ５Ｔ（ｚａ）のソース
とｐ形ＭＯ８Ｔ（２ｂ）のソースとに共通に接続された
電源側端子（以下ｒ ｖＤＢ端子」と呼ぶ）、（７）は
ｎ形ＭＯ８Ｔ（３ａ）のソースとｎ形ＭＯ８Ｔ（３ｂ）
のソースとに共通に接続された接地側端子（以下「ＧＮ
Ｄ端子」と呼ぶ）でおる。
第２図（Ａ）はマスタ・スライス方式のＣＭＯＳゲート
アレーＬＳＩの一例のマスクの内部ゲート形成部分を示
す平面図、第２図（Ｂ）は第２図（Ａ）の［ｌＢ−■Ｂ
Ｍでの断面図である。
アレーＬＳＩの一例のマスクの内部ゲート形成部分を示
す平面図、第２図（Ｂ）は第２図（Ａ）の［ｌＢ−■Ｂ
Ｍでの断面図である。
図において、（１００）はｐ形シリコン（Ｓｉ）基板、
（１０１）はｐ形Ｓ１基板（１００）の主面部の一部に
ｎ形不純物を波数して形成されたｎ形つェル領域、（ユ
０２）はｎ形つェル領域（１０１）のｐ形ＭＯ８Ｔが形
成されるｐ形Ｍ０８’ｌｌ形成用区域、（１０３）はｐ
形Ｓ１基板（１００）のｎ形ＭＯ８Ｔが形成されるｎ形
ＭＯ８Ｔ形成用区域、（１０４）はｎ形つェル餉域（１
０１）のｐ形ＭＯ８Ｔ形成用区域（１０２）以外の表面
上およびｐ１杉８１基板（１００）のｎ形ＭＯ８Ｔ形成
用区域（１０３）以外の主面上にわたって形成されたフ
ィールド絶縁膜、（１０５）は多結晶Ｓ１（以下［ポリ
ｓｉＪと呼ぶ）からなりｐ形ＭＯ８Ｔ形成用区域（１０
２）をはさむフィールド絶縁膜（１０４）の一方の表面
上からｐ形ＭＯ８Ｔ形成用区域（ユ０２）の表面上を通
って他方の表面上に達するように互いに所定間隔をおい
て平行に並んで形成されたｐ形ＭＯ８Ｔのボ１Ｊｓｉゲ
ート層、これと同様に、（ユ０６）はｎ形ＭＯ８Ｔ形成
用区域（１０３）側にポリ８ｉゲート層（１０５）と対
をなし互いに上記所定間隔をおいて平行に並ぶように形
成されたｎ形ＭＯ８ＴのポリＳ１ゲート層、（ユ０７）
はポリＳ１ゲート層（１０５）の直下のｎ形つェル領域
（１０１）の六回部に形成されたゲート絶縁膜、（ｘｏ
ｓ）はポリＳ１ゲート層（ｘｏｃｓ）の直下のｐ形Ｓｉ
基板（卸Ｏ）の主面部に形成されたゲート絶縁膜である
。
（１０１）はｐ形Ｓ１基板（１００）の主面部の一部に
ｎ形不純物を波数して形成されたｎ形つェル領域、（ユ
０２）はｎ形つェル領域（１０１）のｐ形ＭＯ８Ｔが形
成されるｐ形Ｍ０８’ｌｌ形成用区域、（１０３）はｐ
形Ｓ１基板（１００）のｎ形ＭＯ８Ｔが形成されるｎ形
ＭＯ８Ｔ形成用区域、（１０４）はｎ形つェル餉域（１
０１）のｐ形ＭＯ８Ｔ形成用区域（１０２）以外の表面
上およびｐ１杉８１基板（１００）のｎ形ＭＯ８Ｔ形成
用区域（１０３）以外の主面上にわたって形成されたフ
ィールド絶縁膜、（１０５）は多結晶Ｓ１（以下［ポリ
ｓｉＪと呼ぶ）からなりｐ形ＭＯ８Ｔ形成用区域（１０
２）をはさむフィールド絶縁膜（１０４）の一方の表面
上からｐ形ＭＯ８Ｔ形成用区域（ユ０２）の表面上を通
って他方の表面上に達するように互いに所定間隔をおい
て平行に並んで形成されたｐ形ＭＯ８Ｔのボ１Ｊｓｉゲ
ート層、これと同様に、（ユ０６）はｎ形ＭＯ８Ｔ形成
用区域（１０３）側にポリ８ｉゲート層（１０５）と対
をなし互いに上記所定間隔をおいて平行に並ぶように形
成されたｎ形ＭＯ８ＴのポリＳ１ゲート層、（ユ０７）
はポリＳ１ゲート層（１０５）の直下のｎ形つェル領域
（１０１）の六回部に形成されたゲート絶縁膜、（ｘｏ
ｓ）はポリＳ１ゲート層（ｘｏｃｓ）の直下のｐ形Ｓｉ
基板（卸Ｏ）の主面部に形成されたゲート絶縁膜である
。
以下、第２図に示したＣＭＯＳゲートアレーＬＳＩのマ
スタの内部ゲート形成部分に構成された並列形ＣＭＯＱ
インバータ素子を例にとり、その従来例を第３図につい
て説明する。
スタの内部ゲート形成部分に構成された並列形ＣＭＯＱ
インバータ素子を例にとり、その従来例を第３図につい
て説明する。
第３図（Ａ）はこの従来例を示す平面図、第３図（Ｂ）
は第３図（Ａ）のｉｌｌ Ｂ −１ｌｌ Ｂ線での断面
図、第３図（Ｃ）は第３図（Ａ）の［１Ｃ−１１ｃ線で
の断面図、第３図（Ｄ）は第３図（Ａ）のｌｌＩＤ−１
１１Ｄｉｌｌでの断面図でめる０なお、第３図η）では
、図面が複雑になるのを避けるために、フィールド絶縁
膜、層間絶縁膜および保護用絶縁膜の図示を省略した０ 図において、第２図に示した符号と同一符号は同等部分
を示し、その説明は省略する。（１０５ａ） 。
は第３図（Ａ）のｉｌｌ Ｂ −１ｌｌ Ｂ線での断面
図、第３図（Ｃ）は第３図（Ａ）の［１Ｃ−１１ｃ線で
の断面図、第３図（Ｄ）は第３図（Ａ）のｌｌＩＤ−１
１１Ｄｉｌｌでの断面図でめる０なお、第３図η）では
、図面が複雑になるのを避けるために、フィールド絶縁
膜、層間絶縁膜および保護用絶縁膜の図示を省略した０ 図において、第２図に示した符号と同一符号は同等部分
を示し、その説明は省略する。（１０５ａ） 。
（１０５ｂ）、（１０５ｃ） 、（１０５ｄ）および（
１０５ｅ） （第３図（Ａ）。
１０５ｅ） （第３図（Ａ）。
（Ｂ）および（Ｃ）に図示〕は第２図に示したボ１７Ｓ
ｉゲート層（ユ０５）と同様のポリＳｉゲート層、（１
０６ａ）。
ｉゲート層（ユ０５）と同様のポリＳｉゲート層、（１
０６ａ）。
（１ｏａｂ）、Ｄｏ６ｅ）、（ユｏｓａ）および（ｘｏ
ｓｅ）（第３図（Ａ）。
ｓｅ）（第３図（Ａ）。
（Ｂ）および（Ｄ）に図示〕はそれぞれポリＳｉゲート
層（１０５ａ）＋（ｘｏａｂ）、（１ｏａｃ）、（１ｏ
ａａ）および（ユ０６ｅ ）と対をなし第２図に示した
ボ１ｊｓｉゲート層（１０りと同様のポリＳｉゲート層
、（１０７ａ ） ｚ （１０７ｂ） 、 （１０７ｃ
） ｐ （ユｏ′？Ｉｉ）および（１０’７ｅ） （
第３図（Ｂ）および（Ｃ）に図示〕はそれぞれポリＳ１
ゲート層（ｘｏｓｅ）、（１ｏａｂ）、（ｌｏ５ｏ）。
層（１０５ａ）＋（ｘｏａｂ）、（１ｏａｃ）、（１ｏ
ａａ）および（ユ０６ｅ ）と対をなし第２図に示した
ボ１ｊｓｉゲート層（１０りと同様のポリＳｉゲート層
、（１０７ａ ） ｚ （１０７ｂ） 、 （１０７ｃ
） ｐ （ユｏ′？Ｉｉ）および（１０’７ｅ） （
第３図（Ｂ）および（Ｃ）に図示〕はそれぞれポリＳ１
ゲート層（ｘｏｓｅ）、（１ｏａｂ）、（ｌｏ５ｏ）。
（１０５ｄ）および（ユ０５ｅ）の直下に形成されたゲ
ート絶縁膜、（Ｎｏ ８ａ ） ｓ （Ｘ ＯＢ ｂ
） 、（１０８ｃ ） ｒ （１ｏ Ｂｄ ）および（
１ｏｓｅ）（第３図（Ｂ）および（Ｄ）に図示）はそれ
ぞれポリＳ１ゲート層（ｘｏ６ａ）、（ｘｏａｂ）、（
ｌｏ６ｃ） 、（ｘｏ６ａ）および（１０６ｅ）の直下
に形成されたゲート絶縁膜である。（１０９ａ） 、
（１０９ｂ） 、 （１０９ｃ ） 、並びに（１０９
ｄ）（第３図（蜀および（Ｃ）に図示〕はそれぞれポリ
Ｓｉゲート層（１０５ａ）および（１０５ｂ）の相互間
、ポリＳ１ゲート層（１０ｂｂ）および（１０５ｃ）の
相互間、ポリ８１ゲート層（１０５ｃ）および（ｌｏ５
ａ）の相互間、並びにポリＳ１ゲート層（１０５ｄ）お
よび（ユ０５ｅ）の相互間に対応するｐ形ＭＯ８Ｔ形成
用区域（１０２）内のｎ形つェル領域（１０１）の表面
部にｐ形不純物を拡散して形成されたり形不純物拡散領
域でめる０第１図に示したｐ形ＭＯ８Ｔ（２ａ）に対応
する第１のｐ形ＭＯ８’ｌ’のソース、ドレインおよび
ゲートはそれぞれｐ形不純物拡散慣域（１０９ａ）ｐ
ｐ＋杉不純物拡敏領域（１０９ｂ）およびポリＳ１ゲー
ト層（１ｏａｂ）で構成され、第１図に示したｐ形ＭＯ
８Ｔ（２ｂ’）に対応する第２のｐ形ＭＯ８’ｌ’のソ
ース、ドレインおよびゲートはそれぞれり形不純物拡散
領域（１０９ｃ）、 ｐ＋形不純物拡散領域（１０９ｄ
）およびポリＳｉゲート層（１０５ｄ）で構成されてい
る０以下、り形不純物拡散領域（１０９ａ）およびｐ＋
形不純物拡散領域（１０９ｃ）をそれぞれ［ｐ＋形ンー
ス領域（１０９ａ）Ｊおよび「ｐ＋形ンース領域（１０
９（りＪと呼び、ｐ＋形不純物拡散領域（ｘｏ９ｂ）お
よびり形不純物拡散領域（１０９ｄ）をそれぞれ［ｐ＋
形トドレイン領域１０９ｂ）Ｊおよび「ｐ＋形トドレイ
ン領域１０９ｄ）」と呼ぶことにする。（１１０ａ）、
（ｌｌｏｂ）、（ｌｌｏｃ）、並びに（１１０ｄ）〔第
３図（Ａ）およびＣＤ）に図示〕はそれぞれポリＳ１ゲ
ート層（１０６ａ）および（１０６ｂ）の相互間。
ート絶縁膜、（Ｎｏ ８ａ ） ｓ （Ｘ ＯＢ ｂ
） 、（１０８ｃ ） ｒ （１ｏ Ｂｄ ）および（
１ｏｓｅ）（第３図（Ｂ）および（Ｄ）に図示）はそれ
ぞれポリＳ１ゲート層（ｘｏ６ａ）、（ｘｏａｂ）、（
ｌｏ６ｃ） 、（ｘｏ６ａ）および（１０６ｅ）の直下
に形成されたゲート絶縁膜である。（１０９ａ） 、
（１０９ｂ） 、 （１０９ｃ ） 、並びに（１０９
ｄ）（第３図（蜀および（Ｃ）に図示〕はそれぞれポリ
Ｓｉゲート層（１０５ａ）および（１０５ｂ）の相互間
、ポリＳ１ゲート層（１０ｂｂ）および（１０５ｃ）の
相互間、ポリ８１ゲート層（１０５ｃ）および（ｌｏ５
ａ）の相互間、並びにポリＳ１ゲート層（１０５ｄ）お
よび（ユ０５ｅ）の相互間に対応するｐ形ＭＯ８Ｔ形成
用区域（１０２）内のｎ形つェル領域（１０１）の表面
部にｐ形不純物を拡散して形成されたり形不純物拡散領
域でめる０第１図に示したｐ形ＭＯ８Ｔ（２ａ）に対応
する第１のｐ形ＭＯ８’ｌ’のソース、ドレインおよび
ゲートはそれぞれｐ形不純物拡散慣域（１０９ａ）ｐ
ｐ＋杉不純物拡敏領域（１０９ｂ）およびポリＳ１ゲー
ト層（１ｏａｂ）で構成され、第１図に示したｐ形ＭＯ
８Ｔ（２ｂ’）に対応する第２のｐ形ＭＯ８’ｌ’のソ
ース、ドレインおよびゲートはそれぞれり形不純物拡散
領域（１０９ｃ）、 ｐ＋形不純物拡散領域（１０９ｄ
）およびポリＳｉゲート層（１０５ｄ）で構成されてい
る０以下、り形不純物拡散領域（１０９ａ）およびｐ＋
形不純物拡散領域（１０９ｃ）をそれぞれ［ｐ＋形ンー
ス領域（１０９ａ）Ｊおよび「ｐ＋形ンース領域（１０
９（りＪと呼び、ｐ＋形不純物拡散領域（ｘｏ９ｂ）お
よびり形不純物拡散領域（１０９ｄ）をそれぞれ［ｐ＋
形トドレイン領域１０９ｂ）Ｊおよび「ｐ＋形トドレイ
ン領域１０９ｄ）」と呼ぶことにする。（１１０ａ）、
（ｌｌｏｂ）、（ｌｌｏｃ）、並びに（１１０ｄ）〔第
３図（Ａ）およびＣＤ）に図示〕はそれぞれポリＳ１ゲ
ート層（１０６ａ）および（１０６ｂ）の相互間。
ポリＳ１ゲート層（１０６ｂ）および（１０６ｃ）の相
互間。
互間。
ポリＳ１ゲート層（１０６ｃ）および（１０６ｄ）ノ相
互間。
互間。
羞びにポリＳ１ゲート層（１０６ｄ）および（１０６θ
）の相互間に対応するｎ形ＭＯ８Ｔ形成用区域（１０３
）内のｐ形Ｓ１基板（１００）の主面部にｎ形不純物を
拡散して形成されたｔ形不純物拡散領域であるｏｆｊｌ
Ｌ１図に示したｎ形ＭＯ８１”（３ａ）に対応する第１
のｎ形ＭＯ８Ｔのンース、ドレインおよびゲートはそれ
ぞれｎ＋形不純物拡散領域（１１０ａ）、ｎ＋形不純物
拡散領域（１１０ｂ）およびポリＳ１ゲート層（ｘｏａ
ｂ）で構成され、第１図に示したｎ形ＭＯ８Ｔ（３ｂ）
に対応する第２のｎ形ＭＯ８Ｔのンース、ドレインおよ
びゲートはそれぞれｎ＋形不純物拡散領域（１ｘｏｃ）
、 ｎ”形不純物拡散領域（：ＵＯａ）およびポリ８１
ゲート層（１０６ｄ）で構成されている。以下、を形不
純物拡散領域（１１０ａ）および♂形不純物拡散領域（
ｌｌｏｃ）を七れぞれ「♂形ソース領域（１１ｏａ）
Ｊおよび「ｎ＋形ンース領域（１１０ｃ）Ｊと呼び、♂
形不純物拡散領域（１１０ｂ）およびｎ＋形不純物拡散
領域（１１０ｄ）をそれぞれ「ｎ＋形ドレイン領域（１
１０ｂ） Ｊおよび「ｎ＋形ドレイン領域（１ユ０ｄ）
Ｊと呼ぶことにする。（Ｉｌｌ） ［３図（Ｂ） 、
（Ｃ）および（Ｄ）に図示〕は、ポリＳ１ゲートＩｗｔ
（１０５ａ）、（１０５ｂ）、（１０５ｃ）、（１０
５ｄ）および（ｌＯ５ｅ）、ｐ＋形ンース領域（１０９
ａ）および（１ｏ９ｃ）、並びにｐ＋杉ドレイン慣城（
１０９ｂ）および（１０９ｄ）の各表面上と、ポリＳ１
ゲート層（１０６ａ ） ｙ （１０６ｂ ） 、（１
０６Ｑ） ＊ （１（Ｘ５ｄ）および（１０６ｅ ）、
ｎ＋形ンース領域（１１０ａ）および（１ｌｏｃ）。
）の相互間に対応するｎ形ＭＯ８Ｔ形成用区域（１０３
）内のｐ形Ｓ１基板（１００）の主面部にｎ形不純物を
拡散して形成されたｔ形不純物拡散領域であるｏｆｊｌ
Ｌ１図に示したｎ形ＭＯ８１”（３ａ）に対応する第１
のｎ形ＭＯ８Ｔのンース、ドレインおよびゲートはそれ
ぞれｎ＋形不純物拡散領域（１１０ａ）、ｎ＋形不純物
拡散領域（１１０ｂ）およびポリＳ１ゲート層（ｘｏａ
ｂ）で構成され、第１図に示したｎ形ＭＯ８Ｔ（３ｂ）
に対応する第２のｎ形ＭＯ８Ｔのンース、ドレインおよ
びゲートはそれぞれｎ＋形不純物拡散領域（１ｘｏｃ）
、 ｎ”形不純物拡散領域（：ＵＯａ）およびポリ８１
ゲート層（１０６ｄ）で構成されている。以下、を形不
純物拡散領域（１１０ａ）および♂形不純物拡散領域（
ｌｌｏｃ）を七れぞれ「♂形ソース領域（１１ｏａ）
Ｊおよび「ｎ＋形ンース領域（１１０ｃ）Ｊと呼び、♂
形不純物拡散領域（１１０ｂ）およびｎ＋形不純物拡散
領域（１１０ｄ）をそれぞれ「ｎ＋形ドレイン領域（１
１０ｂ） Ｊおよび「ｎ＋形ドレイン領域（１ユ０ｄ）
Ｊと呼ぶことにする。（Ｉｌｌ） ［３図（Ｂ） 、
（Ｃ）および（Ｄ）に図示〕は、ポリＳ１ゲートＩｗｔ
（１０５ａ）、（１０５ｂ）、（１０５ｃ）、（１０
５ｄ）および（ｌＯ５ｅ）、ｐ＋形ンース領域（１０９
ａ）および（１ｏ９ｃ）、並びにｐ＋杉ドレイン慣城（
１０９ｂ）および（１０９ｄ）の各表面上と、ポリＳ１
ゲート層（１０６ａ ） ｙ （１０６ｂ ） 、（１
０６Ｑ） ＊ （１（Ｘ５ｄ）および（１０６ｅ ）、
ｎ＋形ンース領域（１１０ａ）および（１ｌｏｃ）。
並びにｎ＋形ドレイン領域（ｌｌｏｂ）および（ユ１Ｏ
ａ）のの各表面上と、フィールド絶縁膜（１ｏ４）の表
面上゛とにわたって形成された第１の層間絶縁膜である
。
ａ）のの各表面上と、フィールド絶縁膜（１ｏ４）の表
面上゛とにわたって形成された第１の層間絶縁膜である
。
（１１２） （第３図（Ａ） 、 （Ｂ）および（Ｃ）
に図示〕は、アルミニウム（Ａｔ）膜からなり、第１の
層間絶縁膜（１１１）の表面上に、ポリＳ１ゲート層（
１０５ａ） 、 （１０５ｂ） 。
に図示〕は、アルミニウム（Ａｔ）膜からなり、第１の
層間絶縁膜（１１１）の表面上に、ポリＳ１ゲート層（
１０５ａ） 、 （１０５ｂ） 。
（ｌｏｎｅ）バ１０５ｄ）および（１０５ｅ ）のポリ
８１ゲート層Ｄｏａａ）、（ｘｏａｂ）、（１ｏ６ｃ）
、（ｘｏ６ａ）および（１０６ｅ） １４１１とは反対
側の端部に対応する第１の層間絶縁膜（ｌｕ）の吹回の
部分を通るように形成され、第２図に示したＶゆ端子（
６）に対応するｖＤＤ端子（図示せず）に！ｊ！！統さ
れるｖ、）Ｄ配線膜である０このｖＤＤ配線膜（１１２
）は、ポリＳ１ゲート層（１０５＆ ） 、（１０５ｃ
）および（１０５ｅ）、並びにｆ形ンース領域（１０
９ａ）および（１０９ｃ）に第１の眉間絶縁膜（１１１
）に設けられたコンタクトホール（１１３）を通して接
続されている。
８１ゲート層Ｄｏａａ）、（ｘｏａｂ）、（１ｏ６ｃ）
、（ｘｏ６ａ）および（１０６ｅ） １４１１とは反対
側の端部に対応する第１の層間絶縁膜（ｌｕ）の吹回の
部分を通るように形成され、第２図に示したＶゆ端子（
６）に対応するｖＤＤ端子（図示せず）に！ｊ！！統さ
れるｖ、）Ｄ配線膜である０このｖＤＤ配線膜（１１２
）は、ポリＳ１ゲート層（１０５＆ ） 、（１０５ｃ
）および（１０５ｅ）、並びにｆ形ンース領域（１０
９ａ）および（１０９ｃ）に第１の眉間絶縁膜（１１１
）に設けられたコンタクトホール（１１３）を通して接
続されている。
（１１４）（第３図（Ａ）および（Ｂ）に図示〕は、ｖ
ＤＤ配線膜（１１２）と同様に、Ａｔ膜からな！Ｉ）、
＠１の層間絶縁膜（Ｉｌｌ）の表面上に、ポリＳ１ゲー
ト層（１０６ａ）。
ＤＤ配線膜（１１２）と同様に、Ａｔ膜からな！Ｉ）、
＠１の層間絶縁膜（Ｉｌｌ）の表面上に、ポリＳ１ゲー
ト層（１０６ａ）。
（１０６ｂ） 、（１０６ｃ） 、（１０６ｄ）および
（１０６ｅ）のポリＳ１ゲート層（１０５ａ） 、 （
１０５ｂ） 、 （１０５ｃ） 、 （１０５ｄ）およ
び（１０５ｅ）側とは反対側の端部に対応ず冷菓１の層
間絶縁膜（Ｉｌｌ）の表面の部分を通るように形成され
、第１図に示したＧＮＤ端子（７）に対応するＧＮＤ端
子（図示せず）に接続されるＧＮＤ配線膜である。この
ＧＮＤ配ｄａ（１１４）は１．ｔ’すｓｉゲート層（ｘ
ｏａａ）。
（１０６ｅ）のポリＳ１ゲート層（１０５ａ） 、 （
１０５ｂ） 、 （１０５ｃ） 、 （１０５ｄ）およ
び（１０５ｅ）側とは反対側の端部に対応ず冷菓１の層
間絶縁膜（Ｉｌｌ）の表面の部分を通るように形成され
、第１図に示したＧＮＤ端子（７）に対応するＧＮＤ端
子（図示せず）に接続されるＧＮＤ配線膜である。この
ＧＮＤ配ｄａ（１１４）は１．ｔ’すｓｉゲート層（ｘ
ｏａａ）。
（１０６ｃ）および（１０６ｅ） 、並びに♂形ンース
領域（１ｌｏａ）および（ｌｌｏｃ）に第１の層間絶縁
膜（１ｘ１）に設けられたコンタクトホール（１１３）
を通して接続されている。（１１５） ［第３図ｃＡ）
および（Ｄ）に図示〕は、ＡｔｆＪｌｌｋからなり、第
１の層間絶縁膜（１１１）の表面上に形成され、り形ド
レイン領域（１０９ｂ）および（１０９ｄ）、並びにｎ
＋形ドレイン領域（１１ｏｂ）および（１１０ｄ）にコ
ンタクトホール（１１３）を通して接続されたドレイン
接続配線厚である。（１１６）（第３図（Ａ）に図示）
は、Ａｔ膜からなシ、第１の層間絶縁膜（Ｉｌｌ）の表
面上に形成され、ポリＳ１ゲート層０ｏａｂ）、（ｘｏ
５ａ）、（ｘｏａｂ）および（ｌｏｓａ）にコンタクト
ホール（１１３）を通して接続されたゲート接続配線膜
である。（１１７） ［第３図（Ｂ） 、 （Ｃ）およ
び＋Ｄ）に図示〕は、ｖＤＤ配線膜（１１２）、 ＧＨ
Ｄ配線膜（１１４） 。
領域（１ｌｏａ）および（ｌｌｏｃ）に第１の層間絶縁
膜（１ｘ１）に設けられたコンタクトホール（１１３）
を通して接続されている。（１１５） ［第３図ｃＡ）
および（Ｄ）に図示〕は、ＡｔｆＪｌｌｋからなり、第
１の層間絶縁膜（１１１）の表面上に形成され、り形ド
レイン領域（１０９ｂ）および（１０９ｄ）、並びにｎ
＋形ドレイン領域（１１ｏｂ）および（１１０ｄ）にコ
ンタクトホール（１１３）を通して接続されたドレイン
接続配線厚である。（１１６）（第３図（Ａ）に図示）
は、Ａｔ膜からなシ、第１の層間絶縁膜（Ｉｌｌ）の表
面上に形成され、ポリＳ１ゲート層０ｏａｂ）、（ｘｏ
５ａ）、（ｘｏａｂ）および（ｌｏｓａ）にコンタクト
ホール（１１３）を通して接続されたゲート接続配線膜
である。（１１７） ［第３図（Ｂ） 、 （Ｃ）およ
び＋Ｄ）に図示〕は、ｖＤＤ配線膜（１１２）、 ＧＨ
Ｄ配線膜（１１４） 。
ドレイン接続配線（１１５）およびゲート接続配線膜（
１１６）の各表面上と、第１の層間絶縁膜（Ｉｌｌ）の
表面上とにわたって形成された３ｇ２の層間絶縁膜であ
る。（１１８） （第３図体） 、 （Ｃ）および（旬
に図示〕は、Ａｔ膜からなり、第２の層間絶縁［（１１
〕）の表面上に形成され、ゲート接続配線膜（ＸＸａ）
を第２の層間絶縁［（１ｍ’／）に設けられたスルーホ
ール（１１９）を通して第１図に示した入力端子（４）
に対応する入力端子（図示せず）に接続する入力配線膜
である。（ユ２０）〔第３図（Ａ） 、 （Ｃ）および
（Ｄ）に図示〕は、Ａｔ膜からなり、第２の層間絶縁Ｉ
９！（１１７）の表面上に形成され、ドレイン接続配＋
１！ｉ！膜（ＸＸ５）を第２の層間絶縁膜（１１））に
設けられたスルーホール（１１９）を通して第１図に示
した出力端子（５）に対応する出力端子（図示せず）に
接続する出力配線膜でめる。（１２１） （第３図（Ｂ
） 、 （Ｃ）および（Ｄ）に図示〕は、入力配線膜（
１１Ｂ）および出力配−膜（１２０）の各表面上と、８
２の層間絶縁ｗ／Ｘ（１１７）の表１上とにわたって形
成された保護用絶縁膜である。
１１６）の各表面上と、第１の層間絶縁膜（Ｉｌｌ）の
表面上とにわたって形成された３ｇ２の層間絶縁膜であ
る。（１１８） （第３図体） 、 （Ｃ）および（旬
に図示〕は、Ａｔ膜からなり、第２の層間絶縁［（１１
〕）の表面上に形成され、ゲート接続配線膜（ＸＸａ）
を第２の層間絶縁［（１ｍ’／）に設けられたスルーホ
ール（１１９）を通して第１図に示した入力端子（４）
に対応する入力端子（図示せず）に接続する入力配線膜
である。（ユ２０）〔第３図（Ａ） 、 （Ｃ）および
（Ｄ）に図示〕は、Ａｔ膜からなり、第２の層間絶縁Ｉ
９！（１１７）の表面上に形成され、ドレイン接続配＋
１！ｉ！膜（ＸＸ５）を第２の層間絶縁膜（１１））に
設けられたスルーホール（１１９）を通して第１図に示
した出力端子（５）に対応する出力端子（図示せず）に
接続する出力配線膜でめる。（１２１） （第３図（Ｂ
） 、 （Ｃ）および（Ｄ）に図示〕は、入力配線膜（
１１Ｂ）および出力配−膜（１２０）の各表面上と、８
２の層間絶縁ｗ／Ｘ（１１７）の表１上とにわたって形
成された保護用絶縁膜である。
この従来例では、■ＤＤ配線膜（１１２）に接続された
ポリＳ１ゲート層（１０５ａ） 、 （１０５ｃ）およ
び（１０５ｅ）の直下のｎ形つェル領域（１０１）の部
分がカットオフ状態になるので、第１図に示したｐ形Ｍ
Ｏ８Ｔ（２ａ）に対応する上述の第１のｐ形ＭＯ８Ｔと
、第１図に示したｐ形ＭＯ８Ｔ（２ｂ）に対応する上述
の第２のｐ形ＭＯ８Ｔとが互いに電気的に分離されると
ともにその他のｐ形ＭＯ８Ｔとも分離される。これと同
様に、ＧＮＤ配線膜（１１４）に接続されたポリＳ１ゲ
ート層（１０６ａ） 、 （１０６ｃ）および（１０６
ｅ）によって、第１図に示したｎ形Ｍｏ５Ｔ（ｓａ）に
対応する上述のＷ、１のｎ形ＭＯ８Ｔと、第１図に示し
たｎ形ＭＯ８Ｔ（３ｂ）に対する上述のｓ２のｎ形ＭＯ
８’［’とが互いに電気的に分離されるとともにその他
のｎ形ＭＯ８Ｔとも分離される。しかも、ドレイン接続
配線膜（１１５）によって、上述の第１のｐ形ＭＯ８’
ｌ’と上述の第１のｎ形ＭＯ８Ｔとが直列に接続されて
第１図に示したＣＭＯＳインバータ素子（１ａ）に対応
する第１のＣＭＯＳインバータ素子が構成されるととも
に、上述の第２のｐ形ＭＯ８Ｔと上述の第２０ｎ形ＭＯ
８Ｔとが直列に接続されて８１図に示したＣＭＯＳイン
バータ素子（ｌｂ）に対応する第２のＣＭＯＢインバー
タ素子が構成される。東に、これらの第１および＠２の
ＣＭＯＳインバータ素子が、ｖＤＤ配線膜（１１２）、
ＧＮＤ配線膜（１１４）およびゲート接続配線膜（ユ１
６）によって、並列に接続されて第１図に示した並列形
ＣＭＯＳインバータ素子に対応するこの従来例の並列形
ＣＭＯＳインバータ素子が構成される。
ポリＳ１ゲート層（１０５ａ） 、 （１０５ｃ）およ
び（１０５ｅ）の直下のｎ形つェル領域（１０１）の部
分がカットオフ状態になるので、第１図に示したｐ形Ｍ
Ｏ８Ｔ（２ａ）に対応する上述の第１のｐ形ＭＯ８Ｔと
、第１図に示したｐ形ＭＯ８Ｔ（２ｂ）に対応する上述
の第２のｐ形ＭＯ８Ｔとが互いに電気的に分離されると
ともにその他のｐ形ＭＯ８Ｔとも分離される。これと同
様に、ＧＮＤ配線膜（１１４）に接続されたポリＳ１ゲ
ート層（１０６ａ） 、 （１０６ｃ）および（１０６
ｅ）によって、第１図に示したｎ形Ｍｏ５Ｔ（ｓａ）に
対応する上述のＷ、１のｎ形ＭＯ８Ｔと、第１図に示し
たｎ形ＭＯ８Ｔ（３ｂ）に対する上述のｓ２のｎ形ＭＯ
８’［’とが互いに電気的に分離されるとともにその他
のｎ形ＭＯ８Ｔとも分離される。しかも、ドレイン接続
配線膜（１１５）によって、上述の第１のｐ形ＭＯ８’
ｌ’と上述の第１のｎ形ＭＯ８Ｔとが直列に接続されて
第１図に示したＣＭＯＳインバータ素子（１ａ）に対応
する第１のＣＭＯＳインバータ素子が構成されるととも
に、上述の第２のｐ形ＭＯ８Ｔと上述の第２０ｎ形ＭＯ
８Ｔとが直列に接続されて８１図に示したＣＭＯＳイン
バータ素子（ｌｂ）に対応する第２のＣＭＯＢインバー
タ素子が構成される。東に、これらの第１および＠２の
ＣＭＯＳインバータ素子が、ｖＤＤ配線膜（１１２）、
ＧＮＤ配線膜（１１４）およびゲート接続配線膜（ユ１
６）によって、並列に接続されて第１図に示した並列形
ＣＭＯＳインバータ素子に対応するこの従来例の並列形
ＣＭＯＳインバータ素子が構成される。
ところで、この従来例の並列形ＣＭＯＳインバータ素子
では、上記第１および第２のＣＭＯＳインバータ素子の
各単体の負荷駆動出力の２倍の負荷駆動出力が得られる
が、その構成面積が上記第１およびＭ２のＣＭＯＳイン
バータ素子の谷単体の構成面積の２倍になり、しかもそ
の出力容量が上記第１および第２のＣＭＯＳインバータ
素子の各単体の出力容量の２倍になって伝搬遅延時間が
増大するという欠点がめった。
では、上記第１および第２のＣＭＯＳインバータ素子の
各単体の負荷駆動出力の２倍の負荷駆動出力が得られる
が、その構成面積が上記第１およびＭ２のＣＭＯＳイン
バータ素子の谷単体の構成面積の２倍になり、しかもそ
の出力容量が上記第１および第２のＣＭＯＳインバータ
素子の各単体の出力容量の２倍になって伝搬遅延時間が
増大するという欠点がめった。
この発明は、上述の欠点に鑑みてなされたもので、互い
に隣合って並列に接続されるＣＭＯＳインバーメオ子Ｏ
孔互閏を分離することな（、それぞれの同一電位になる
ドレイン領域およびンース領域ヲ共有させるように改良
することによって、ＣＭＯＳインバータ素子の並列個数
倍の負荷駆動出力を有しながら、素子構成面積および出
力容量をＣＭＯＳインバータ素子の並列個数倍より小さ
くできるようにした並列形ＣＭＯＳインバータ素子を有
するマスタ・スライス方式のＣＭＯＳゲートアレーＬＳ
Ｉを提供することを目的とする。
に隣合って並列に接続されるＣＭＯＳインバーメオ子Ｏ
孔互閏を分離することな（、それぞれの同一電位になる
ドレイン領域およびンース領域ヲ共有させるように改良
することによって、ＣＭＯＳインバータ素子の並列個数
倍の負荷駆動出力を有しながら、素子構成面積および出
力容量をＣＭＯＳインバータ素子の並列個数倍より小さ
くできるようにした並列形ＣＭＯＳインバータ素子を有
するマスタ・スライス方式のＣＭＯＳゲートアレーＬＳ
Ｉを提供することを目的とする。
第４図は第２図に示したＣＭＯＳゲートアレーＬＳＩの
マスクの内部ゲート形成部分に構成されたこの発明の一
実施例の並列形ＣＭＯＳインバータ素子を示す平面図で
ある。なお、第４図では、図面が複雑になるのを避ける
ために、フィールド絶縁膜１層間絶縁膜および保護用絶
縁膜の図示を省略した。
マスクの内部ゲート形成部分に構成されたこの発明の一
実施例の並列形ＣＭＯＳインバータ素子を示す平面図で
ある。なお、第４図では、図面が複雑になるのを避ける
ために、フィールド絶縁膜１層間絶縁膜および保護用絶
縁膜の図示を省略した。
図において、第３図に示した従来例と同一符号は同等部
分を示し、その説明は省略する。（ｌ１５ａ）はＡ！腺
からなり、第１の層間絶縁膜（図示せず）の表囲上に形
成され、この第１の層間絶縁膜に設けられたコンタクト
ホール（１３）を通してｐ＋形ドレイン領域（１０９ｂ
）に接続されたドレイン接続配線膜、（１１５ｂ）はド
レイン接続配線膜（１１５ａ）と同様に、ｎ＋形ドレイ
ン領域（１１０ｂ）に接続されたドレイン接続配線膜で
ある。これらのドレイン接続配線膜（ｌ１５ａ）および
（１１５ｂ）は、第２の層間絶縁膜（図示せず）に設け
られたスルーホール（ユニ９）を通して出力配線膜（１
ＺＯ）に接続されている０ポリＳ１ゲー） Ｍｌ （１
０５ａ）および（ｌｏ５ａ）はコンタクトホール（１１
３）を通してｖ、）Ｄ配線膜（１２）に接続され、これ
と同様に、ポリＳ１ゲート層Ｄｏａａ）および（１０６
ｄ）はコンタクトホール（１１３） ’ｉ通してＧＮＤ
配線膜（１１４）に接続されており、ボ１７８１ゲート
層（ｘｏａｂ）および（ｌｏｎｅ） 、並びにポリＳ１
ゲート層（１０６ｂ）および（１０６ｃ）はコンタクト
ホール（１１３）を通してゲート接続配線膜（１１６）
に接続されている。このゲート接続配線膜（１１６）は
第２の層間絶縁膜に設けられたスルーホール（１１９）
を通して入力配ｄ （１１８）に接続されている。
分を示し、その説明は省略する。（ｌ１５ａ）はＡ！腺
からなり、第１の層間絶縁膜（図示せず）の表囲上に形
成され、この第１の層間絶縁膜に設けられたコンタクト
ホール（１３）を通してｐ＋形ドレイン領域（１０９ｂ
）に接続されたドレイン接続配線膜、（１１５ｂ）はド
レイン接続配線膜（１１５ａ）と同様に、ｎ＋形ドレイ
ン領域（１１０ｂ）に接続されたドレイン接続配線膜で
ある。これらのドレイン接続配線膜（ｌ１５ａ）および
（１１５ｂ）は、第２の層間絶縁膜（図示せず）に設け
られたスルーホール（ユニ９）を通して出力配線膜（１
ＺＯ）に接続されている０ポリＳ１ゲー） Ｍｌ （１
０５ａ）および（ｌｏ５ａ）はコンタクトホール（１１
３）を通してｖ、）Ｄ配線膜（１２）に接続され、これ
と同様に、ポリＳ１ゲート層Ｄｏａａ）および（１０６
ｄ）はコンタクトホール（１１３） ’ｉ通してＧＮＤ
配線膜（１１４）に接続されており、ボ１７８１ゲート
層（ｘｏａｂ）および（ｌｏｎｅ） 、並びにポリＳ１
ゲート層（１０６ｂ）および（１０６ｃ）はコンタクト
ホール（１１３）を通してゲート接続配線膜（１１６）
に接続されている。このゲート接続配線膜（１１６）は
第２の層間絶縁膜に設けられたスルーホール（１１９）
を通して入力配ｄ （１１８）に接続されている。
この実施例においては、Ｉ＠１図に示したｐ形ＭｏｓＴ
ｌａ）に対応する第１のｐ形ＭＯ８’ｌ’のソース。
ｌａ）に対応する第１のｐ形ＭＯ８’ｌ’のソース。
ドレインおよびゲートはそれぞれり形ソース領域（１０
９ａ）＋ ｐ＋形ドレイン領域（ユ０９ｂ）およびポリ
Ｓｉゲート層（１０５ｂ）で構成され、第１図に示した
ｐ形ＭＯ８Ｔ（２ｂ）に対応する第２のｐ形Ｍ Ｏ，Ｓ
Ｔのソース、ドレインおよびゲートはそれぞれ？形ソ
ース領域（１０９ｃ）、 ｐ＋形ドレイン領域（ｘｏ９
ｂ）およびポリＳｉゲート層（１０５０）で構成されて
いる。これらの第１および渠２のｐ形ＭＯ８ＴはＰ１形
ドレイン領域（１０９ｂ）を共有し、これらのｐ形ＭＯ
８Ｔ以外のｐ杉ＭＯ８ＴとはポリＳ１ゲート層（１０５
ａ）および（１０５ｄ）によって電気的に分離されてい
る。また、第１図に示しｆＣｎ形ＭＯ８Ｔ（３ａ）に対
応する第１のｎ形ＭＯ３Ｔのソース、ドレインおよびゲ
ートはそれぞれ♂形ソース領域（ｌｌｏａ）、 ｎ＋形
ドレイン領域（ユニｏｂ）およびポリＳ１ゲート層（１
０６ｂ）で構成され、第１図に示したｎ形Ｍ ＯＳ Ｔ
（３ｂ）に対応する第２のｎ形ＭＯ８Ｔのソース、ド
レインおよびゲートはそれぞれ？形ソース領域（１１０
０）、 ｎ＋形ドレイン執域（１ｌｏｂ）およびポリＳ
１ゲート層（１０６ｃ）でＭＯ８？は♂形ソース領域（
１１０ｂ）を共有し、これらのｎ形ＭＯ８Ｔ以外のｎ形
ＭＯ８Ｔとはポリ８１ゲート層（１０６ａ）および（１
０６ｄ）によって１気的に分離されている。なお、ドレ
イン接続配Ｍｇ（１１５ａ）および（１１５ｂ）と出方
配線（１２０）とによって、上記第１のｐ形ＭＯ８Ｔと
上記第１のｎ形ＭＯ８Ｔとが直列に接続されて第１図に
示したＣＭＯＳインバータ素子（ｌａ）に対応する第１
のＣＭＯＳインバータ素子が構成されるとともに、上記
第２のＰ形ＭＯ８Ｔと上記第２のｎ形ＭＯ８Ｔとが直列
に接続されて第１図に示したＣＭＯＳインバータ素子（
１ｂ）に対応する第２のＣＭＯＳインバータ素子が構成
される。東に、これらのＮ１および第２のＣＭＯＳイン
バータ素子が、ｖＤＤ配線換Ｄｘｚ）、 ＧＮＤ 配置
％ （ｘｘ４） オヨＵゲート接続配線膜（ｘｌｅ）に
よって、差動に接続されて、第１図に示した並列形ＣＭ
ＯＳインバータ菓子に対応するこの実施例の並列形ＣＭ
ＯＳインバータ素子が構成される。
９ａ）＋ ｐ＋形ドレイン領域（ユ０９ｂ）およびポリ
Ｓｉゲート層（１０５ｂ）で構成され、第１図に示した
ｐ形ＭＯ８Ｔ（２ｂ）に対応する第２のｐ形Ｍ Ｏ，Ｓ
Ｔのソース、ドレインおよびゲートはそれぞれ？形ソ
ース領域（１０９ｃ）、 ｐ＋形ドレイン領域（ｘｏ９
ｂ）およびポリＳｉゲート層（１０５０）で構成されて
いる。これらの第１および渠２のｐ形ＭＯ８ＴはＰ１形
ドレイン領域（１０９ｂ）を共有し、これらのｐ形ＭＯ
８Ｔ以外のｐ杉ＭＯ８ＴとはポリＳ１ゲート層（１０５
ａ）および（１０５ｄ）によって電気的に分離されてい
る。また、第１図に示しｆＣｎ形ＭＯ８Ｔ（３ａ）に対
応する第１のｎ形ＭＯ３Ｔのソース、ドレインおよびゲ
ートはそれぞれ♂形ソース領域（ｌｌｏａ）、 ｎ＋形
ドレイン領域（ユニｏｂ）およびポリＳ１ゲート層（１
０６ｂ）で構成され、第１図に示したｎ形Ｍ ＯＳ Ｔ
（３ｂ）に対応する第２のｎ形ＭＯ８Ｔのソース、ド
レインおよびゲートはそれぞれ？形ソース領域（１１０
０）、 ｎ＋形ドレイン執域（１ｌｏｂ）およびポリＳ
１ゲート層（１０６ｃ）でＭＯ８？は♂形ソース領域（
１１０ｂ）を共有し、これらのｎ形ＭＯ８Ｔ以外のｎ形
ＭＯ８Ｔとはポリ８１ゲート層（１０６ａ）および（１
０６ｄ）によって１気的に分離されている。なお、ドレ
イン接続配Ｍｇ（１１５ａ）および（１１５ｂ）と出方
配線（１２０）とによって、上記第１のｐ形ＭＯ８Ｔと
上記第１のｎ形ＭＯ８Ｔとが直列に接続されて第１図に
示したＣＭＯＳインバータ素子（ｌａ）に対応する第１
のＣＭＯＳインバータ素子が構成されるとともに、上記
第２のＰ形ＭＯ８Ｔと上記第２のｎ形ＭＯ８Ｔとが直列
に接続されて第１図に示したＣＭＯＳインバータ素子（
１ｂ）に対応する第２のＣＭＯＳインバータ素子が構成
される。東に、これらのＮ１および第２のＣＭＯＳイン
バータ素子が、ｖＤＤ配線換Ｄｘｚ）、 ＧＮＤ 配置
％ （ｘｘ４） オヨＵゲート接続配線膜（ｘｌｅ）に
よって、差動に接続されて、第１図に示した並列形ＣＭ
ＯＳインバータ菓子に対応するこの実施例の並列形ＣＭ
ＯＳインバータ素子が構成される。
このように構成されたこの実施例の韮列形ＣＭＯＳイン
バータ素子では、上記第１および第２のＣＭＯＳインバ
ータ素子の各単体の負荷駆動出力の２倍の負荷駆動出力
を得ることができる。しかも、上記第１および第２のｐ
形ＭＯ８Ｔがｐ１形ドレイン領域（１０９ｂ）を共有し
上記第１および第２のｎ形ＭＯ８Ｔがｎ形ソース領域（
１ｌｏｂ）を共有しているので、この実施例の構成面積
が、第３図に示した従来例の構成面積の３／４に減少し
、更に、この実施例の出力容量が上記従来例の出力容量
の１／２に減少して伝搬遅延時間を減少させることがで
きる。
バータ素子では、上記第１および第２のＣＭＯＳインバ
ータ素子の各単体の負荷駆動出力の２倍の負荷駆動出力
を得ることができる。しかも、上記第１および第２のｐ
形ＭＯ８Ｔがｐ１形ドレイン領域（１０９ｂ）を共有し
上記第１および第２のｎ形ＭＯ８Ｔがｎ形ソース領域（
１ｌｏｂ）を共有しているので、この実施例の構成面積
が、第３図に示した従来例の構成面積の３／４に減少し
、更に、この実施例の出力容量が上記従来例の出力容量
の１／２に減少して伝搬遅延時間を減少させることがで
きる。
この実施例では、ＣＭＯＳインバータ素子を２個並列に
接続した場合について述べたが、必ずしもこれは２個に
限定する必要がなく、３個以上であってもよい。また、
この実施例では、ボｌ／８１ゲート層（ｘｏａａ）およ
びｌ’１０５ｄ） ｔ−共にｖＤＤ配線膜（１１２）に
接続しポリＳ１ゲート層（１０６ａ）および（ユ０６ｄ
）を共にＧＮＤ配線膜（１１４）に接続した場合につい
て述べたが、この発明はポリＳ１ゲート層（１０りａ）
［またはポリＳ１ゲート層（１０５ｄ）〕およびポポ
リ８１ゲート（１０６ａ）［またはポリＳ１ゲート層（
１０６ｄ） ）をそれぞれｖＤＤ配線膜（１１２） オ
！ヒＧＮＤ配線膜（１１４）に接続することなく、ｐ＋
形ンース領域（１０９ａ）［またはり形ソース領域（１
ｏ９ｃ）］およびｎ形ソース領域（１ユＯａ）〔または
♂形ソース領域（１１０ｃ））を共有する別のＣＭＯ８
論理機能素子を設けた場合にも適用できる。
接続した場合について述べたが、必ずしもこれは２個に
限定する必要がなく、３個以上であってもよい。また、
この実施例では、ボｌ／８１ゲート層（ｘｏａａ）およ
びｌ’１０５ｄ） ｔ−共にｖＤＤ配線膜（１１２）に
接続しポリＳ１ゲート層（１０６ａ）および（ユ０６ｄ
）を共にＧＮＤ配線膜（１１４）に接続した場合につい
て述べたが、この発明はポリＳ１ゲート層（１０りａ）
［またはポリＳ１ゲート層（１０５ｄ）〕およびポポ
リ８１ゲート（１０６ａ）［またはポリＳ１ゲート層（
１０６ｄ） ）をそれぞれｖＤＤ配線膜（１１２） オ
！ヒＧＮＤ配線膜（１１４）に接続することなく、ｐ＋
形ンース領域（１０９ａ）［またはり形ソース領域（１
ｏ９ｃ）］およびｎ形ソース領域（１ユＯａ）〔または
♂形ソース領域（１１０ｃ））を共有する別のＣＭＯ８
論理機能素子を設けた場合にも適用できる。
なお、これまで、ｐｉｓｉ基板を用いて構成されたマス
タ・スライス方式のＣＭＯＳゲートアレーＬＳＩを例に
とり述べたが、この発明はこれに限らず、ｎ形Ｓ１基板
を用いて構成されたマスタ・スライス方式のＣＭＯＳゲ
ートアレーＬＳＩにも適用することができる。
タ・スライス方式のＣＭＯＳゲートアレーＬＳＩを例に
とり述べたが、この発明はこれに限らず、ｎ形Ｓ１基板
を用いて構成されたマスタ・スライス方式のＣＭＯＳゲ
ートアレーＬＳＩにも適用することができる。
以上、説明したように、この発明のＬＳＩでは、ＣＭＯ
Ｂ論理インバータゲート素子を複数個並列に接続した並
列形ＣＭＯ８論理インバータゲート巣子を構成するに当
シ、互いＫ１１１合う上記ＣＭＯ８論壇インバータゲー
ト素子の相互間を電気的に分離することなく、それぞれ
の同一電位になるドレイン惧域およびソース領域を共有
させたので、上記韮列形ＣＭＯ８Ｍ埴インバータゲート
索子の負荷駆動出力を上記ＣＭＯ８論理インバータゲー
ト素子単体の負荷駆動出力の並列側数倍にしながら、そ
の素子構成面積および出力容ｉｔをそれぞれ上記ＣＭＯ
８論理インバータゲート素子単体の構成面積および出力
容量の並列側数倍よシ小さくすることが可能となり、伝
搬遅延時間を減少させることができる。
Ｂ論理インバータゲート素子を複数個並列に接続した並
列形ＣＭＯ８論理インバータゲート巣子を構成するに当
シ、互いＫ１１１合う上記ＣＭＯ８論壇インバータゲー
ト素子の相互間を電気的に分離することなく、それぞれ
の同一電位になるドレイン惧域およびソース領域を共有
させたので、上記韮列形ＣＭＯ８Ｍ埴インバータゲート
索子の負荷駆動出力を上記ＣＭＯ８論理インバータゲー
ト素子単体の負荷駆動出力の並列側数倍にしながら、そ
の素子構成面積および出力容ｉｔをそれぞれ上記ＣＭＯ
８論理インバータゲート素子単体の構成面積および出力
容量の並列側数倍よシ小さくすることが可能となり、伝
搬遅延時間を減少させることができる。
第１図はＣＭＯＳインバータ素子を２個並列に接続した
並列形ＣＭＯＳインバータ素子を示す等価回路図、第２
図（Ａ）はマスタ・スライス方式のＣＭＯＳゲートアレ
ーＬＳＩの一例のマスクの内部ゲート形成部分を示す平
面図、第２図（Ｂ）は第２図（Ａ）の■Ｂ１１Ｂ＋１ｍ
での断面図、第３図（Ａ）は上記マスタ・スライス方式
のＣＭＯＳゲートアレーＬＳＩのマスクの内部ゲート形
成部分に構成さ些た従来の並列形ＣＭＯＳインバータ菓
子を示す平面図、第３図（Ｂ）は第３図（Ａ）のｉｌｌ
Ｂ −１１Ｂ線での断面図、第３図（Ｃ）は第３因（
Ａ）のｌｌＩＣ−ＩＣ巌での断面図、第３図（Ｄ）は第
３図（Ａ）の１［１１）−１１［Ｄｉでの断面図、第４
図は上記マスタ・スライス方式のＣＭＯＳゲートアレー
ＬＳＩのマスタの内部ゲート形成部分に構成されたこの
発明の一実施例の並列形ＣＭＯＳインバータ素子を示す
平面図である。 図において、（１００）はｐ形Ｓｉ基板（第１伝導形の
牛導体基板）、（ｌＯｌ）はｎ形つェル領域（第２伝導
形のウェル領域）、（１０２）はｐ形ＭＯ８Ｔ形成用区
域（第１のＭＯＳ ）ランラスタ形成用区域）、（１０
３）はｎ形ＭＯ８Ｔ形成用区域（ｇ２のＭＯＳ）ランラ
スタ形成用区域）、（１０５ａ） 、 （１ｏｂｂ）
、 （１０５ｃ ） 。 （１０５ｄ）および（１ｏａｅ）はポリＳｉゲート層（
第１のゲート層）、（１０６ａ） ｐ （１０６ｂ）
＃ （１０６ｃ ） 、（１０６ｄ）および（１０６ｅ
）はポリ８ｉゲート層（第２のゲート層）、（ｌｏ’７
ａ） 、 （ｘｏ７ｂ） 、 （１０”ｃ ） 、（１
ｏ７ａ）および（１０７ｅ）はゲート絶縁膜（第１のゲ
ート絶縁Ｗｉ）、（１０８ａ ） ＃（１０８ｂ） 、
（１０８ｃ） 、（１０８ｄ）および（１０８ａ）は
ゲート絶縁膜（第２のゲート絶縁膜）、（１０９ａ）
、 （１ｏ９ｂ） 。 （１０９ｃ ）および（１０９ｄ）はｐ＋形不純物拡散
領域（第１の不純物拡牧領ｗ、）、（１１０ａ）、（ｌ
ｌｏｂ）、（ｌｌｏｃ）および（１ユＯａ）は♂形不純
物拡散領域（第２の不純物拡散領域）、（１１２）はｖ
ＤＤ配Ｉｉ！１ｌｎｓ（正ｔｇｉ電源側配線膜）、（１
１４）はＧＮＤ配線膜（負電位電源側配線膜）、（１１
Ｂ）は入力配線膜、（１２ｏ）は出力配線膜である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野信−（外１名） 第１図 第２図 （Ａ） ミそ≧ 第３図 （Ｃ） （Ｉ）） 手続補正書（自発） １．？許庁１〈宮殿 １、・１１件の表示 特願昭５７−１０５０１
号２、発明の名称 大規模半導体集積回路装置３、
補正をする者 °ｊ￥件との関係 特許出願人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 ｉｌｌ Ｆ！Ａ細書の特許請求の範囲を全文別紙のと
おりに訂正する。 （２）明細書の第１６頁第５行〜第６行にｒＧＮＤ配線
膜（１１４）およびゲート接続配線膜（１１６）」とあ
るのをｒ ＧＮＤ配線膜（１１４）、ドレイン接続配線
ｊ！ （１１５）およびゲート接続配線膜（１１６）Ｊ
と訂正する。 （３）同、第２０頁第１５行〜纂１６行にｒ ＧＮＤ配
線膜（１１４）およびゲート接続配線膜（ユ１６）」と
あるのを「ＧムＤ配線ｊｉ （１１４）、ドレイン領域
（１０９ｂ）、 （ｌｌｏ’ｂ）およびゲート接続配ａ
ｍ （１１６）Ｊ ト訂正ｔＺｚ。 ７、添付Ｖ類の目録 訂正後の特許請求の範囲を示すｔ面 １通以上 ％ｈ請求の範囲 ｉｌｌ 鰍ｌ伝導形の半導体基板の主面の一部に形成
された第２伝導形のウェル領域の、第１伝導形チヤネル
の第１のＭ ＯＳ Ｉ’ランジスタが形成されるあ１の
Ｍ ＯＳ ）ランジメタ形成用区域と、上記半導体基板
の、紀２伝導形チャネルの第２の１４０ Ｂ ）ランジ
スタが形成される第２のＭＯＳ）ランジメタ形成用区域
と、上記第１のＭＯＳ）ランラスタ形成用区域内の上記
ウェル領域の表面上に互いに所定間隔をおいて平行に並
ぶようにそれぞれ第１のゲート絶縁膜を介して形成され
たｍ（正の整数）個の第１のゲート層と、上記第２のＭ
ＯＳ トランジスタ形成用区域内の上記半導体基板の上
記主面上に上記ｍ個の第１のゲート層とそれぞれ対をな
し互いに上記所定間隔をおいて平行に並ぶように第２の
ゲート絶縁膜を介して形成されたｍ個の第２のケート層
と、上記ｍ個の第１のゲート層のうち隣合う上記第１の
ゲート層相互間および配列方向の内外側の上記ウェル領
域の上記表面の部分に形成された己２μの第１伝導形の
第１の不純物拡散領域と、上記ｍ個の第２のゲート層Ｇ
うち隣合う上記第２のゲート層相互間および配列方向の
内外側の上記半導体基板の上記主面の部分に形成された
（ｍａｌ）個の第２伝導形の第２の不純物拡散領域とを
有し、上記第１のゲート層を正皇位電源側配ａＭｉに接
続することによってこのｆｉｌｌのケート層の両側の上
記第１の不純物拡散領域間を電気的に分離し上記第２の
ゲート層を負′ｉＩｔω電源側配線躾に接続することに
よってこの第２のゲート層の両側の上記第２の不純物拡
散領域間を勧、気的に分離することができるマスク・ス
ライス方式のＣＭＯＳゲートアレイ大規模半導体集積回
路装置において、上記第１のゲート層とその両側の上記
第１の不純物拡散領域とからなる鉛ユのＭＯＢ）ランジ
スタ、およびこの嬉１０Ｍ０Ｓトランジスタと対をなし
上記第２のゲート層とその両側の上記第２の不純物拡散
領域とからなる第２のＭＯＳ）ランジスタを構成要素と
する（３ＭＯ８−Ｗインバータゲート素子をｈ（ｈは正
の整数、’ｈ（ｍ）個並列に接続した並列形ＣＭＯ８論
理インバータゲー）Ｘ子を構成するに当り、上記ｍ個の
第１のゲート層のうちの端から数えて第ｋ（ｋは正の整
数、ｌｃ（ｍ）番目の上記第１のゲート層を１番目とし
て順次数えたｈ個の上記第１のゲート層とこれらのｈ個
の上記第１のゲート層とそれぞれ対をなすｈ個の上記第
２のゲート層とを共通に入力配線膜に接続し、上記（ｒ
ｒ：＋１−）個の第工の不純物拡散領域の第に番目を１
番目として順次数えた（ｈ４−１）個のうちの奇数番目
に当る上記第１の不純物拡散領域を共通に上記正電位電
源側配線膜に接続するとともにこれらの奇数番目に当る
上記第１の不純物拡散領域とそれぞれ対をなす上記第２
の不純物拡散領域を共通に上記負電位電源側配線膜に接
続し、かつ上記第３番目の第１の不純物拡散領域を１番
目として順次数えた（ｈ＋ｘ）個のうちの偶数番目に当
る上記第１の不純物拡散領域、およびこれらの偶数番目
に肖る上記第１の不純物拡散領域とそれぞれ対をなす上
記第２の不純物拡散領域を共通に出力配線膜に接続した
ことを特徴とする大規模半導体集積回路装置。 （２）並列形０ＭＯ８論理インバータ素子を構成する第
１番目の第１の不純物拡散領域〔または第〔ｋ＋ｈ）番
目の第１の不純物拡散領域〕および第に番目の第２の不
純物拡散領域〔または第（ｋ＋ｈ）番目の第２の不純物
拡散領域〕を共有するその他特許請求の範囲第１項記載
の大規模半導体集積回路装置。
並列形ＣＭＯＳインバータ素子を示す等価回路図、第２
図（Ａ）はマスタ・スライス方式のＣＭＯＳゲートアレ
ーＬＳＩの一例のマスクの内部ゲート形成部分を示す平
面図、第２図（Ｂ）は第２図（Ａ）の■Ｂ１１Ｂ＋１ｍ
での断面図、第３図（Ａ）は上記マスタ・スライス方式
のＣＭＯＳゲートアレーＬＳＩのマスクの内部ゲート形
成部分に構成さ些た従来の並列形ＣＭＯＳインバータ菓
子を示す平面図、第３図（Ｂ）は第３図（Ａ）のｉｌｌ
Ｂ −１１Ｂ線での断面図、第３図（Ｃ）は第３因（
Ａ）のｌｌＩＣ−ＩＣ巌での断面図、第３図（Ｄ）は第
３図（Ａ）の１［１１）−１１［Ｄｉでの断面図、第４
図は上記マスタ・スライス方式のＣＭＯＳゲートアレー
ＬＳＩのマスタの内部ゲート形成部分に構成されたこの
発明の一実施例の並列形ＣＭＯＳインバータ素子を示す
平面図である。 図において、（１００）はｐ形Ｓｉ基板（第１伝導形の
牛導体基板）、（ｌＯｌ）はｎ形つェル領域（第２伝導
形のウェル領域）、（１０２）はｐ形ＭＯ８Ｔ形成用区
域（第１のＭＯＳ ）ランラスタ形成用区域）、（１０
３）はｎ形ＭＯ８Ｔ形成用区域（ｇ２のＭＯＳ）ランラ
スタ形成用区域）、（１０５ａ） 、 （１ｏｂｂ）
、 （１０５ｃ ） 。 （１０５ｄ）および（１ｏａｅ）はポリＳｉゲート層（
第１のゲート層）、（１０６ａ） ｐ （１０６ｂ）
＃ （１０６ｃ ） 、（１０６ｄ）および（１０６ｅ
）はポリ８ｉゲート層（第２のゲート層）、（ｌｏ’７
ａ） 、 （ｘｏ７ｂ） 、 （１０”ｃ ） 、（１
ｏ７ａ）および（１０７ｅ）はゲート絶縁膜（第１のゲ
ート絶縁Ｗｉ）、（１０８ａ ） ＃（１０８ｂ） 、
（１０８ｃ） 、（１０８ｄ）および（１０８ａ）は
ゲート絶縁膜（第２のゲート絶縁膜）、（１０９ａ）
、 （１ｏ９ｂ） 。 （１０９ｃ ）および（１０９ｄ）はｐ＋形不純物拡散
領域（第１の不純物拡牧領ｗ、）、（１１０ａ）、（ｌ
ｌｏｂ）、（ｌｌｏｃ）および（１ユＯａ）は♂形不純
物拡散領域（第２の不純物拡散領域）、（１１２）はｖ
ＤＤ配Ｉｉ！１ｌｎｓ（正ｔｇｉ電源側配線膜）、（１
１４）はＧＮＤ配線膜（負電位電源側配線膜）、（１１
Ｂ）は入力配線膜、（１２ｏ）は出力配線膜である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。 代理人 葛野信−（外１名） 第１図 第２図 （Ａ） ミそ≧ 第３図 （Ｃ） （Ｉ）） 手続補正書（自発） １．？許庁１〈宮殿 １、・１１件の表示 特願昭５７−１０５０１
号２、発明の名称 大規模半導体集積回路装置３、
補正をする者 °ｊ￥件との関係 特許出願人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 ｉｌｌ Ｆ！Ａ細書の特許請求の範囲を全文別紙のと
おりに訂正する。 （２）明細書の第１６頁第５行〜第６行にｒＧＮＤ配線
膜（１１４）およびゲート接続配線膜（１１６）」とあ
るのをｒ ＧＮＤ配線膜（１１４）、ドレイン接続配線
ｊ！ （１１５）およびゲート接続配線膜（１１６）Ｊ
と訂正する。 （３）同、第２０頁第１５行〜纂１６行にｒ ＧＮＤ配
線膜（１１４）およびゲート接続配線膜（ユ１６）」と
あるのを「ＧムＤ配線ｊｉ （１１４）、ドレイン領域
（１０９ｂ）、 （ｌｌｏ’ｂ）およびゲート接続配ａ
ｍ （１１６）Ｊ ト訂正ｔＺｚ。 ７、添付Ｖ類の目録 訂正後の特許請求の範囲を示すｔ面 １通以上 ％ｈ請求の範囲 ｉｌｌ 鰍ｌ伝導形の半導体基板の主面の一部に形成
された第２伝導形のウェル領域の、第１伝導形チヤネル
の第１のＭ ＯＳ Ｉ’ランジスタが形成されるあ１の
Ｍ ＯＳ ）ランジメタ形成用区域と、上記半導体基板
の、紀２伝導形チャネルの第２の１４０ Ｂ ）ランジ
スタが形成される第２のＭＯＳ）ランジメタ形成用区域
と、上記第１のＭＯＳ）ランラスタ形成用区域内の上記
ウェル領域の表面上に互いに所定間隔をおいて平行に並
ぶようにそれぞれ第１のゲート絶縁膜を介して形成され
たｍ（正の整数）個の第１のゲート層と、上記第２のＭ
ＯＳ トランジスタ形成用区域内の上記半導体基板の上
記主面上に上記ｍ個の第１のゲート層とそれぞれ対をな
し互いに上記所定間隔をおいて平行に並ぶように第２の
ゲート絶縁膜を介して形成されたｍ個の第２のケート層
と、上記ｍ個の第１のゲート層のうち隣合う上記第１の
ゲート層相互間および配列方向の内外側の上記ウェル領
域の上記表面の部分に形成された己２μの第１伝導形の
第１の不純物拡散領域と、上記ｍ個の第２のゲート層Ｇ
うち隣合う上記第２のゲート層相互間および配列方向の
内外側の上記半導体基板の上記主面の部分に形成された
（ｍａｌ）個の第２伝導形の第２の不純物拡散領域とを
有し、上記第１のゲート層を正皇位電源側配ａＭｉに接
続することによってこのｆｉｌｌのケート層の両側の上
記第１の不純物拡散領域間を電気的に分離し上記第２の
ゲート層を負′ｉＩｔω電源側配線躾に接続することに
よってこの第２のゲート層の両側の上記第２の不純物拡
散領域間を勧、気的に分離することができるマスク・ス
ライス方式のＣＭＯＳゲートアレイ大規模半導体集積回
路装置において、上記第１のゲート層とその両側の上記
第１の不純物拡散領域とからなる鉛ユのＭＯＢ）ランジ
スタ、およびこの嬉１０Ｍ０Ｓトランジスタと対をなし
上記第２のゲート層とその両側の上記第２の不純物拡散
領域とからなる第２のＭＯＳ）ランジスタを構成要素と
する（３ＭＯ８−Ｗインバータゲート素子をｈ（ｈは正
の整数、’ｈ（ｍ）個並列に接続した並列形ＣＭＯ８論
理インバータゲー）Ｘ子を構成するに当り、上記ｍ個の
第１のゲート層のうちの端から数えて第ｋ（ｋは正の整
数、ｌｃ（ｍ）番目の上記第１のゲート層を１番目とし
て順次数えたｈ個の上記第１のゲート層とこれらのｈ個
の上記第１のゲート層とそれぞれ対をなすｈ個の上記第
２のゲート層とを共通に入力配線膜に接続し、上記（ｒ
ｒ：＋１−）個の第工の不純物拡散領域の第に番目を１
番目として順次数えた（ｈ４−１）個のうちの奇数番目
に当る上記第１の不純物拡散領域を共通に上記正電位電
源側配線膜に接続するとともにこれらの奇数番目に当る
上記第１の不純物拡散領域とそれぞれ対をなす上記第２
の不純物拡散領域を共通に上記負電位電源側配線膜に接
続し、かつ上記第３番目の第１の不純物拡散領域を１番
目として順次数えた（ｈ＋ｘ）個のうちの偶数番目に当
る上記第１の不純物拡散領域、およびこれらの偶数番目
に肖る上記第１の不純物拡散領域とそれぞれ対をなす上
記第２の不純物拡散領域を共通に出力配線膜に接続した
ことを特徴とする大規模半導体集積回路装置。 （２）並列形０ＭＯ８論理インバータ素子を構成する第
１番目の第１の不純物拡散領域〔または第〔ｋ＋ｈ）番
目の第１の不純物拡散領域〕および第に番目の第２の不
純物拡散領域〔または第（ｋ＋ｈ）番目の第２の不純物
拡散領域〕を共有するその他特許請求の範囲第１項記載
の大規模半導体集積回路装置。
Claims (2)
- （１）第１伝導形の半導体基板の主面の一部に形成され
た第２伝導形のウェル領域の、第１伝導形チヤネルの第
１のＭＯＳトランジスタが形成される第１のＭＯＳトラ
ンジスタ形成用区域と、上記半導体基板の、第２伝導形
チヤネルの第２のＭＯＳ ）ランジスタが形成される第
２のＭＯＳ ）ランラスタ形成用区域と、上記第１のＭ
ＯＳ ）ランラスタ形成用区域内の上記ウェル領域の表
面上に互いに所定間隔をおいて平行に並ぶようにそれぞ
れ第１のゲート絶縁膜を介して形成されたｍ（正の整数
）個の＄１のゲート層と、上記第？のＭＯＳ ）ランラ
スタ形成用区域内の上記半導体基板の上記主面上に上記
ｍ個のｊｌｌのゲート層とそれぞれ対をなし互いに上記
所定間隔をおいて平行に並ぶように第２のゲート絶縁膜
を介して形成されたｍ個の第２のゲート層と、上記ｍ個
の篤１のゲート層のうち隣合う上記第１のゲート層相互
間の上記ウェル領域の上記表面の部分に形成された（ｍ
−１）個の第１伝導形の第１の不純物拡散領域と、上記
ｍ個の第２のゲート層のうち隣合う上記第２のゲート層
相互間の上記半導体基板の上記主面の部分に形成された
（ｍ−１）個の第２伝導形の第２の不純物拡散領域とを
有し、上記第１のゲート層を正電位電源側配線膜に接続
することによってこのａｌｌのゲート層の両側の上記第
１の不純物拡散領域間を電気的に分離し上記第２のゲー
ト層を負電位電源側配線膜に接続することによってこの
第２のゲート層の両側の上記第２の不純物拡散領域間を
電気的に分離することができるマスク・スライス方式の
ＣＭＯ８ゲートアレイ大規模半導体集積回路装置におい
て、上記第１のゲート層とその両側の上記第１の不純物
拡散領域とからなる第１のＭＯＳ ）ランジスタ、およ
びこの第１のＭＯＳトランジスタと対をなし上記第２の
ゲート層とその両側の上記ｗＩ２の不純物拡散領域とか
らなるＩＩ２のＭＯＳ ）ランジスタを構成要素とする
ＣＭＯ８論理インバータゲート素子をｈ（ｈは正の整数
、ｈ（ｍ）個並列に接続した並列形Ｃ’Ｍ ＯＳ論理イ
ンバータゲート素子を構成するに当り、上記ｍ個の第１
のゲート層のうちの端から数えて第ｋ（ｋは正の整数、
ｋ（ｍ ）番目の上記第１のゲート層を１番目として順
次数えたｈ個の上記Ｍ１のゲート層とこれらのｈ個の上
記第１のゲート層とそれぞれ対をなすｈ個の上記第２の
ゲート層とを共通に入力配線膜に接続し、上記（ｍ−１
）個の第１の不純物拡散領域の第（ｋ−１）番目を１番
目として順次数えた（ｈ＋１）個のうちの奇数蒼目に当
る上記第１の不純物拡散領域を共通に上記正電位電源側
配線膜に接続するとともにこれらの奇数番目に当る上記
第１の不純物拡散領域とそれぞれ対をなす上記第２の不
純物拡散領域を共通に上記負電位電源側配線膜に接続し
、かつ上記第（ｋ−１） ｉｉＦ目の第１の不純物拡散
領域を１贅目としてｌ［８１次数えた（）Ｊ、＋１）個
のうちの偶数番目に当る上記第１の不純物拡散領域、お
よびこれらの偶数番目に当る上記第１の不純物拡散領域
とそれぞれ対をなす上記第２の不純物拡散領域を共通に
出力配線膜に接続したことを特徴とする大規模半導体集
積回路装置。 - （２） 並列形０ＭＯ８論理インバータ素子を構成す
るＮ（ｋ−１）ｗｒ目の第１の不純物拡散領域〔または
第（ｋ＋ｈ）番目の第１の不純物拡散領域〕および第（
ｋ−１）番目の第２の不純物拡散領域〔または第（ｋ＋
ｈ）番目の第２の不純物拡散領域〕にこれらの第１およ
び第２の不純物拡散領域を共有するその他のＣＭＯ８論
理機能素子を設けたことを特徴とする特許Ｎ求の範囲第
１項記載の大規模半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010501A JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57010501A JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127348A true JPS58127348A (ja) | 1983-07-29 |
| JPH0442830B2 JPH0442830B2 (ja) | 1992-07-14 |
Family
ID=11751941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57010501A Granted JPS58127348A (ja) | 1982-01-25 | 1982-01-25 | 大規模半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127348A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196966A (ja) * | 1984-03-21 | 1985-10-05 | Toshiba Corp | 相補型半導体装置 |
| JPS61248445A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | 集積回路 |
| US4764798A (en) * | 1985-02-07 | 1988-08-16 | Mitsubishi Denki Kabushiki Kaisha | Master slice IC having n and p channel transistors |
| US4772930A (en) * | 1984-04-28 | 1988-09-20 | Mitsubishi Denki Kabushiki Kaisha | Complementary metal oxide semiconductor integrated circuit with unequal reference voltages |
| JPH02177473A (ja) * | 1988-12-28 | 1990-07-10 | Asahi Kasei Micro Syst Kk | スイッチアレイ用半導体装置およびそのマスタスライス |
| JPH0312963A (ja) * | 1989-06-12 | 1991-01-21 | Mitsubishi Electric Corp | ゲートアレイ |
| JP2008288268A (ja) * | 2007-05-15 | 2008-11-27 | Toshiba Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
-
1982
- 1982-01-25 JP JP57010501A patent/JPS58127348A/ja active Granted
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Also Published As
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