JPH0140499B2 - - Google Patents
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- JPH0140499B2 JPH0140499B2 JP56174301A JP17430181A JPH0140499B2 JP H0140499 B2 JPH0140499 B2 JP H0140499B2 JP 56174301 A JP56174301 A JP 56174301A JP 17430181 A JP17430181 A JP 17430181A JP H0140499 B2 JPH0140499 B2 JP H0140499B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Microelectronics & Electronic Packaging (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特に全体
の配線性のよいマスタースライス方式による大規
模半導体集積回路装置の構造に関する。
の配線性のよいマスタースライス方式による大規
模半導体集積回路装置の構造に関する。
近年、通信機及び計算機等にマスタースライス
方式による大規模半導体集積回路装置（以下、
LSIと称す）の利用が増加している。マスタース
ライス方式のLSIは、例えばMOSトランジスタ
及びポリシリコン層による導体層を規則的に配置
しておき、それらをコンタクト穴を通して結線し
て種々の回路を実現するものである。
方式による大規模半導体集積回路装置（以下、
LSIと称す）の利用が増加している。マスタース
ライス方式のLSIは、例えばMOSトランジスタ
及びポリシリコン層による導体層を規則的に配置
しておき、それらをコンタクト穴を通して結線し
て種々の回路を実現するものである。
第１図に従来のCMOSタイプのマスタースラ
イス方式LSIの基本セルの平面図を示す。この例
は、Ｎ型シリコン基板１上に形成された２個のＰ
型ソース、ドレイン層３で直列となるＰ型MOS
トランジスタのゲートポリシリコン層７ａ，７ｂ
と、このＰ型MOSトランジスタのN+サブストレ
ートコンタクト層５、及びＰウエル層２内に形成
された２個のＮ型ソース、ドレイン層４で直列と
なるＮ型MOSトランジスタのゲートポリシリコ
ン層７ａ，７ｂ（この例ではＰ型MOSトランジス
タのゲートポリシリコン層と同一）と、このＮ型
MOSトランジスタのP+サブストレートコンタク
ト層６からなり、コンタクト穴１０によりこれら
の各種を、ｘ格子９とｙ格子８上の一定幅のアル
ミニウム導電膜（図示せず）によつて結線をする
ことにより、マスタースライス方式によるLSIを
実現している。そして、このようなマスタースラ
イス方式LSIの基本セルは、第２図に示されるよ
うに配列される。すなわち、LSIチツプ１６は、
入出力バツフアー部１１、周辺配線部１２、内部
配線部１５と、基本セル配列部からなる。基本セ
ル配列部は、ｘ方向にｍ個（141、142、…、
14m）、ｙ方向にｎ個（131、132、…、13n）の基
本セル１７が配列される。ここで従来のマスター
スライス方式LSIの場合、ｘ方向に走る内部配線
部１５の配線のために、例えば（142、131）に配
列された基本セル１７の出力が（144、135）（ｍ
＞５）に配列された基本セル１７に結線される場
合、内部配線の引き回しが非常に複雑となり、配
線長の増加による特性の劣化、配線制約による集
積度制約、レイアウト工数増加によるコスト増、
配線の複雑さによるデジタイズミス等、種々の欠
点があつた。
イス方式LSIの基本セルの平面図を示す。この例
は、Ｎ型シリコン基板１上に形成された２個のＰ
型ソース、ドレイン層３で直列となるＰ型MOS
トランジスタのゲートポリシリコン層７ａ，７ｂ
と、このＰ型MOSトランジスタのN+サブストレ
ートコンタクト層５、及びＰウエル層２内に形成
された２個のＮ型ソース、ドレイン層４で直列と
なるＮ型MOSトランジスタのゲートポリシリコ
ン層７ａ，７ｂ（この例ではＰ型MOSトランジス
タのゲートポリシリコン層と同一）と、このＮ型
MOSトランジスタのP+サブストレートコンタク
ト層６からなり、コンタクト穴１０によりこれら
の各種を、ｘ格子９とｙ格子８上の一定幅のアル
ミニウム導電膜（図示せず）によつて結線をする
ことにより、マスタースライス方式によるLSIを
実現している。そして、このようなマスタースラ
イス方式LSIの基本セルは、第２図に示されるよ
うに配列される。すなわち、LSIチツプ１６は、
入出力バツフアー部１１、周辺配線部１２、内部
配線部１５と、基本セル配列部からなる。基本セ
ル配列部は、ｘ方向にｍ個（141、142、…、
14m）、ｙ方向にｎ個（131、132、…、13n）の基
本セル１７が配列される。ここで従来のマスター
スライス方式LSIの場合、ｘ方向に走る内部配線
部１５の配線のために、例えば（142、131）に配
列された基本セル１７の出力が（144、135）（ｍ
＞５）に配列された基本セル１７に結線される場
合、内部配線の引き回しが非常に複雑となり、配
線長の増加による特性の劣化、配線制約による集
積度制約、レイアウト工数増加によるコスト増、
配線の複雑さによるデジタイズミス等、種々の欠
点があつた。
本発明の目的は、配線手法を簡単にして従来の
欠点を除くと共に、基本セル自身の配列の集積度
をも上げることが出来るマスタースライス方式
LSIの構造を提供するにある。
欠点を除くと共に、基本セル自身の配列の集積度
をも上げることが出来るマスタースライス方式
LSIの構造を提供するにある。
本発明の特徴は、LSIチツプに周辺配線部と該
周辺配線部に隣接して基本セル形成部とを有し、
該基本セル形成部に多数の基本セルが規則的に配
置され、該基本セルに設けられた配線層の接続部
のうちの所定のものを上部配線により接続して回
路を構成するマスタースライス半導体集積回路装
置において、前記基本セル形成部における前記配
線層は一方向に延在しかつその両端部にのみに接
続部を有する第１の配線層と該一方向に延在しか
つその両端部にのみに接続部を第２の配線層とか
ら構成され、該一方向の第１の直線上に全ての接
続部が位置する一群の第１の配線層と該一方向の
第２の直線上に全ての接続部が位置する一群の第
２の配線層とは、たがいの接続部が該一方向とは
直角の方向に対向配置されかつたがいに平行とな
らない態様をもつてたがいちがいに該一方向に配
列されこれにより該一方向にのびる配線層群を構
成し、かつ、該配線層群のうちの終端に位置する
配線層はそのまま前記周辺配線部に延在している
マスタースライス半導体集積回路装置にある。前
記一方向に位置する基本セルはたがいに接してい
てもよいしあるいは間にフイールド領域を介在さ
せてたがいに離間していてもよい。又、接続部
（周辺配線部内に延在する配線層端の接続部を除
く）は基本セル内に位置することができるし、あ
るいは隣接するセル間の境界線上に位置すること
もできる。さらに、第１の基本セルがＮチヤンネ
ルタイプのMOSTを構成し、該第１の基本セル
に前記一方向において隣接せる第２の基本セルが
ＰチヤンネルタイプMOSTを構成し、前記第１
および第２の配線層がそれぞれのタイプのたとえ
ばポリシリコンからなるゲート電極層であり、か
つ、該第１および第２の基本セルは該一方向と直
角方向にたがいに所定距離だけ位置づらした配置
となつており、これにより該ゲート電極となる第
１および第２の配線層の接続部が該直角方向にお
いて所定間隔はなれてたがいに対向配置されてい
ることが好ましい。
周辺配線部に隣接して基本セル形成部とを有し、
該基本セル形成部に多数の基本セルが規則的に配
置され、該基本セルに設けられた配線層の接続部
のうちの所定のものを上部配線により接続して回
路を構成するマスタースライス半導体集積回路装
置において、前記基本セル形成部における前記配
線層は一方向に延在しかつその両端部にのみに接
続部を有する第１の配線層と該一方向に延在しか
つその両端部にのみに接続部を第２の配線層とか
ら構成され、該一方向の第１の直線上に全ての接
続部が位置する一群の第１の配線層と該一方向の
第２の直線上に全ての接続部が位置する一群の第
２の配線層とは、たがいの接続部が該一方向とは
直角の方向に対向配置されかつたがいに平行とな
らない態様をもつてたがいちがいに該一方向に配
列されこれにより該一方向にのびる配線層群を構
成し、かつ、該配線層群のうちの終端に位置する
配線層はそのまま前記周辺配線部に延在している
マスタースライス半導体集積回路装置にある。前
記一方向に位置する基本セルはたがいに接してい
てもよいしあるいは間にフイールド領域を介在さ
せてたがいに離間していてもよい。又、接続部
（周辺配線部内に延在する配線層端の接続部を除
く）は基本セル内に位置することができるし、あ
るいは隣接するセル間の境界線上に位置すること
もできる。さらに、第１の基本セルがＮチヤンネ
ルタイプのMOSTを構成し、該第１の基本セル
に前記一方向において隣接せる第２の基本セルが
ＰチヤンネルタイプMOSTを構成し、前記第１
および第２の配線層がそれぞれのタイプのたとえ
ばポリシリコンからなるゲート電極層であり、か
つ、該第１および第２の基本セルは該一方向と直
角方向にたがいに所定距離だけ位置づらした配置
となつており、これにより該ゲート電極となる第
１および第２の配線層の接続部が該直角方向にお
いて所定間隔はなれてたがいに対向配置されてい
ることが好ましい。
例えば、規則的に拡散層、ポリシリコン層に代
表される埋込導電体およびコンタクト穴を配し、
定められたｘ格子（コンタクト位置線）及びｙ格
子（コンタクト位置線）上にアルミニウム膜を配
するマスタースライス方式において、シリコン基
板上に２個のコンタクト穴で終端された第１群及
び第２群の埋込導電体が形成され、これらの第１
群及び第２群の埋込導電体の各群各々のコンタク
ト穴のｘ格子が全て同一であり、且つ第１群の埋
込導電体のひとつ及び第２群の埋込導電体のひと
つのコンタクト穴のｙ格子は少なくとも１個が共
通であるように交互に配置されていることを特徴
とするマスタースライス半導体集積回路装置であ
る。
表される埋込導電体およびコンタクト穴を配し、
定められたｘ格子（コンタクト位置線）及びｙ格
子（コンタクト位置線）上にアルミニウム膜を配
するマスタースライス方式において、シリコン基
板上に２個のコンタクト穴で終端された第１群及
び第２群の埋込導電体が形成され、これらの第１
群及び第２群の埋込導電体の各群各々のコンタク
ト穴のｘ格子が全て同一であり、且つ第１群の埋
込導電体のひとつ及び第２群の埋込導電体のひと
つのコンタクト穴のｙ格子は少なくとも１個が共
通であるように交互に配置されていることを特徴
とするマスタースライス半導体集積回路装置であ
る。
そして第１群の埋込導電体を第１導電型シリコ
ン基板上に形成された第２導電型ソースドレイン
層で直列となるｍ（≧１）個の第２導電型MOSト
ランジスタのゲート用埋込導電体とし、第２群の
埋込導電体を第１導電型シリコン基板上の第２導
電型ウエル層内に形成された第１導電型ソースド
レイン層で直列となるｍ個の第１導電型MOSト
ランジスタのゲート用埋込導電体とすることが好
ましい。また、第１群の埋込導電体を少なくとも
第１導電型シリコン基板上に形成された第２導電
型ソースドレイン層で直列となるｍ（≧１）個の
第２導電型MOSトランジスタのゲート用埋込導
電体として構成することもできる。
ン基板上に形成された第２導電型ソースドレイン
層で直列となるｍ（≧１）個の第２導電型MOSト
ランジスタのゲート用埋込導電体とし、第２群の
埋込導電体を第１導電型シリコン基板上の第２導
電型ウエル層内に形成された第１導電型ソースド
レイン層で直列となるｍ個の第１導電型MOSト
ランジスタのゲート用埋込導電体とすることが好
ましい。また、第１群の埋込導電体を少なくとも
第１導電型シリコン基板上に形成された第２導電
型ソースドレイン層で直列となるｍ（≧１）個の
第２導電型MOSトランジスタのゲート用埋込導
電体として構成することもできる。
さらに、第２群の埋込導電体のコンタクト穴の
ｘ格子が少なくとも第１導電型シリコン基板上に
形成された第２導電型ソースドレイン層のコンタ
クト穴のｘ格子と共通の位置に構成されることも
好ましい。
ｘ格子が少なくとも第１導電型シリコン基板上に
形成された第２導電型ソースドレイン層のコンタ
クト穴のｘ格子と共通の位置に構成されることも
好ましい。
次に本発明の実施例を図面を参照して説明す
る。
る。
第３図ａは本発明の第１の実施例のマスタース
ライス半導体集積回路装置を説明するためのセル
部分の平面図、第３図ｂ，ｃは配置図である。
ライス半導体集積回路装置を説明するためのセル
部分の平面図、第３図ｂ，ｃは配置図である。
基本セル１７の１部分にシリコン基板上に形成
された酸化膜上にポリシリコン層７ｃ，７ｄ，７
ｕをｙ格子８1上にポリシリコン層７ｃ，７ｕの
コンタクト穴、ｙ格子８2上にポリシリコン層７
ｃ，７ｄのコンタクト穴があり、コンタクト層７
ｃのコンタクト穴はｘ格子９1上、ポリシリコン
層７ｕ，７ｄのコンタクト穴はｘ格子９2上にあ
るように設ける。
された酸化膜上にポリシリコン層７ｃ，７ｄ，７
ｕをｙ格子８1上にポリシリコン層７ｃ，７ｕの
コンタクト穴、ｙ格子８2上にポリシリコン層７
ｃ，７ｄのコンタクト穴があり、コンタクト層７
ｃのコンタクト穴はｘ格子９1上、ポリシリコン
層７ｕ，７ｄのコンタクト穴はｘ格子９2上にあ
るように設ける。
第２図ｂの配置に対しては第３図ｂのようにな
り、ポリシリコン層７ｃは第１群のポリシリコン
層７α、ポリシリコン層７ｕ，７ｄは合成されて
第２群のポリシリコン層７βとなり、周辺配線部
１２では、ポリシリコン層７ｕ，７ｄが他のポリ
シリコン層と合成され第２群のポリシリコン層７
γとなり、ポリシリコン層７α，７β，７γは２
個のコンタクト穴１０で終端され、ポリシリコン
層７αのコンタクト穴はｘ格子９1上、ポリシリ
コン層７β，７γのコンタクト穴はｘ格子９2上
にあり、ポリシリコン７γ，７α，７β，７α，
７β…，７α，７γと交互に配列され、交互に配
列されたポリシリコン層７α，７β，７γの各々
２個は共通のｙ格子（コンタクト位置線）８11，
８12，８21，８22，…，８n1，８o2を有する。
り、ポリシリコン層７ｃは第１群のポリシリコン
層７α、ポリシリコン層７ｕ，７ｄは合成されて
第２群のポリシリコン層７βとなり、周辺配線部
１２では、ポリシリコン層７ｕ，７ｄが他のポリ
シリコン層と合成され第２群のポリシリコン層７
γとなり、ポリシリコン層７α，７β，７γは２
個のコンタクト穴１０で終端され、ポリシリコン
層７αのコンタクト穴はｘ格子９1上、ポリシリ
コン層７β，７γのコンタクト穴はｘ格子９2上
にあり、ポリシリコン７γ，７α，７β，７α，
７β…，７α，７γと交互に配列され、交互に配
列されたポリシリコン層７α，７β，７γの各々
２個は共通のｙ格子（コンタクト位置線）８11，
８12，８21，８22，…，８n1，８o2を有する。
第２図ａの配置に対しては前述のポリシリコン
層７ｕと７ｄの間をつなぐポリシリコン層とで第
２群のポリシリコン層７βとなる以外は第３図ｃ
は第３図ｂと同様である。
層７ｕと７ｄの間をつなぐポリシリコン層とで第
２群のポリシリコン層７βとなる以外は第３図ｃ
は第３図ｂと同様である。
このような配置によれば任意のｘ方向の配線は
第１群と第２群の共通ｙ格子（コンタクト位置
線）を避けて配線するだけで、ｙ方向の結線は第
１群と第２群のポリシリコン層７α，７β，７γ
を任意のｙ格子位置から利用してｘ方向の配線に
悩まされず形成できる。本構成で、ポリシリコン
層７α，７β，７γの各々のコンタクト穴は３ｙ
格子以上離され（すなわちポリシリコン層７α，
７β，７γをｘ方向の１本以上の配線が横切り）、
特にポリシリコン７α，７β，７γが4y格子離
れている（２本ｘ方向の配線が横切る）ときが有
効である。又、ｙ方向の配線に対する制約を減ら
すため、ｘ格子９1，９2はなるべく接近している
方が良く隣り合つた格子であることが最も望まし
い。
第１群と第２群の共通ｙ格子（コンタクト位置
線）を避けて配線するだけで、ｙ方向の結線は第
１群と第２群のポリシリコン層７α，７β，７γ
を任意のｙ格子位置から利用してｘ方向の配線に
悩まされず形成できる。本構成で、ポリシリコン
層７α，７β，７γの各々のコンタクト穴は３ｙ
格子以上離され（すなわちポリシリコン層７α，
７β，７γをｘ方向の１本以上の配線が横切り）、
特にポリシリコン７α，７β，７γが4y格子離
れている（２本ｘ方向の配線が横切る）ときが有
効である。又、ｙ方向の配線に対する制約を減ら
すため、ｘ格子９1，９2はなるべく接近している
方が良く隣り合つた格子であることが最も望まし
い。
第４図は本発明以外のマスタースライス半導体
集積回路装置を示す平面図である。
集積回路装置を示す平面図である。
第５図ａは本発明の第２の実施例を示す部分平
面図、第５図ｂはその配置、構成を示す図であ
る。
面図、第５図ｂはその配置、構成を示す図であ
る。
基本セル１７の１部に構成される酸化膜上のポ
リシリコン層７はコンタクト穴１０のｙ格子８
11，８21を終端とし、このｙ格子８11，８21が基
本セル１７の境界線と一致している。この基本セ
ルをｘ格子が９1及び９2上に前述の第５図ａのポ
リシリコン７のｘ格子９を重ねて交互に１７1，
１７2…１７4のように第５図ｂに示すように配列
する。この結果奇数番目のポリシリコン層は第１
のポリシリコン７α、偶数番目のポリシリコン層
は第２のポリシリコン層７βとなり、周辺線部１
２のポリシリコン層は第３のポリシリコン層７γ
と偶数個並べたときは第４のポリシリコン層７δ
（奇数個並べたときは発生せず）とが発生する。
ポリシリコン層７α，７β，７γ，７δのポリシ
リコン層のコンタクト穴は半導体集積回路層７
α，７δはｘ格子９1上、ポリシリコン層７β，
７γはｘ格子９2上にあり、ポリシリコン層は７
γ，７α，７β，７α，７β，…，７β，７δ又
は７γ，７α，７β，７α，７β，…，７α，７
γと交互に並べられ、交互に並べられたポリシリ
コン層のコンタクト穴は基本セル８1，８2，…の
境界上に７γと７α、７αと７β、７βと７δが
共通に形成される。
リシリコン層７はコンタクト穴１０のｙ格子８
11，８21を終端とし、このｙ格子８11，８21が基
本セル１７の境界線と一致している。この基本セ
ルをｘ格子が９1及び９2上に前述の第５図ａのポ
リシリコン７のｘ格子９を重ねて交互に１７1，
１７2…１７4のように第５図ｂに示すように配列
する。この結果奇数番目のポリシリコン層は第１
のポリシリコン７α、偶数番目のポリシリコン層
は第２のポリシリコン層７βとなり、周辺線部１
２のポリシリコン層は第３のポリシリコン層７γ
と偶数個並べたときは第４のポリシリコン層７δ
（奇数個並べたときは発生せず）とが発生する。
ポリシリコン層７α，７β，７γ，７δのポリシ
リコン層のコンタクト穴は半導体集積回路層７
α，７δはｘ格子９1上、ポリシリコン層７β，
７γはｘ格子９2上にあり、ポリシリコン層は７
γ，７α，７β，７α，７β，…，７β，７δ又
は７γ，７α，７β，７α，７β，…，７α，７
γと交互に並べられ、交互に並べられたポリシリ
コン層のコンタクト穴は基本セル８1，８2，…の
境界上に７γと７α、７αと７β、７βと７δが
共通に形成される。
以上述べた本発明の第１〜第２の実施例はポリ
シリコン層であればどんなタイプでもよいからゲ
ートポリシリコン層を含んでいてもよい。
シリコン層であればどんなタイプでもよいからゲ
ートポリシリコン層を含んでいてもよい。
第６図ａは本発明の第３の実施例の基本セルの
平面図、第６図ｂはそのＪ−Ｋでの断面図、第６
図ＣはＬ−Ｍでの断面図である。
平面図、第６図ｂはそのＪ−Ｋでの断面図、第６
図ＣはＬ−Ｍでの断面図である。
Ｎ型シリコン基板１上のＰ型ソースドレイン層
３で直列となる２個のPMOSTのゲートはポリシ
リコン層７1，７3と、Ｐウエル層２内のＮ型ソー
スドレイン層で直例となる２個のNNMOSTのゲ
ートポリシリコン層７1，７3が共通で、このゲー
トポリシリコン層内にポリシリコン層７22，７
42，７21，７41があり、第３図ａと対比させると
ポリシリコン層７1が７ｃ、７22が７ｕ、７21が７
ｄに対応し、第３図ｂ，ｃの形に並べられる。こ
のとき、第２図ａ，ｂのほかに第７図の形で並べ
ることもできる（同時にポリシリコン層７3が７
ｃ、７42が７ｕ、７41が７ｄとなる。）なお、第
３図ｂ，ｃにおいては第３図ａでは簡単化のため
に図示しなかつた絶縁膜をも含めて記載してあ
る。これらの図を参照すると、このセル部分の構
造がより明確となる。
３で直列となる２個のPMOSTのゲートはポリシ
リコン層７1，７3と、Ｐウエル層２内のＮ型ソー
スドレイン層で直例となる２個のNNMOSTのゲ
ートポリシリコン層７1，７3が共通で、このゲー
トポリシリコン層内にポリシリコン層７22，７
42，７21，７41があり、第３図ａと対比させると
ポリシリコン層７1が７ｃ、７22が７ｕ、７21が７
ｄに対応し、第３図ｂ，ｃの形に並べられる。こ
のとき、第２図ａ，ｂのほかに第７図の形で並べ
ることもできる（同時にポリシリコン層７3が７
ｃ、７42が７ｕ、７41が７ｄとなる。）なお、第
３図ｂ，ｃにおいては第３図ａでは簡単化のため
に図示しなかつた絶縁膜をも含めて記載してあ
る。これらの図を参照すると、このセル部分の構
造がより明確となる。
第３の実施例でNMOSTがなくデプレツシヨ
ンPMOSTの負荷が別のエリヤにあつてもよく、
ポリシリコン層７41，７42がなくても、ポリシリ
コン層７21，７22と同様のものがポリシリコン層
７１の左となりにあつてもよい。又２個のトラン
ジスタでなく１個でも３個以上でもよく、ソース
ドレイン層のコンタクト穴のｘ格子とポリシリコ
ン層７21，７22、又は７41，７42のコンタクト穴
のｘ格子と一致していてもよい。
ンPMOSTの負荷が別のエリヤにあつてもよく、
ポリシリコン層７41，７42がなくても、ポリシリ
コン層７21，７22と同様のものがポリシリコン層
７１の左となりにあつてもよい。又２個のトラン
ジスタでなく１個でも３個以上でもよく、ソース
ドレイン層のコンタクト穴のｘ格子とポリシリコ
ン層７21，７22、又は７41，７42のコンタクト穴
のｘ格子と一致していてもよい。
本発明の第４の実施例の平面図を第８図ａに、
そのＳ−Ｔでの断面図を第８図ｂは、Ｕ−Ｖでの
断面図を第８図ｃに各々示す。
そのＳ−Ｔでの断面図を第８図ｂは、Ｕ−Ｖでの
断面図を第８図ｃに各々示す。
第５図に示す第２の実施例において奇数番目の
基本セル１７1，１７3，…がＮ型シリコン基板１
上の２ケのPMOSTのゲートポリシリコン層７1，
７2の７1が７α（又は７2が７α）、偶数番目の基
本セル１７2，１７4，…がＰウエル層２上の２ケ
のNMOSTのゲートポリシリコン層７3，７4の７
３が７β（又は７4が７β）として構成される。
基本セル１７1，１７3，…がＮ型シリコン基板１
上の２ケのPMOSTのゲートポリシリコン層７1，
７2の７1が７α（又は７2が７α）、偶数番目の基
本セル１７2，１７4，…がＰウエル層２上の２ケ
のNMOSTのゲートポリシリコン層７3，７4の７
３が７β（又は７4が７β）として構成される。
本実施例ではゲートポリシリコン７1，７3を可
能な限り短かくして配置すればしきつめ型の
CMOSタイプマスタースライス構造となり、基
本セルの集積度を大幅に上げることができる。な
お本実施例においても、その断面図は第６図の場
合と同様に、平面図で図示省略した絶縁膜まで示
してある。
能な限り短かくして配置すればしきつめ型の
CMOSタイプマスタースライス構造となり、基
本セルの集積度を大幅に上げることができる。な
お本実施例においても、その断面図は第６図の場
合と同様に、平面図で図示省略した絶縁膜まで示
してある。
本例では２個のトランジスタ構成としたが１個
でも３個以上でもよい。又、ポリシリコン層の代
りにMo、Ｗ、Al等の導電膜にして、配線のアル
ミニウムとの２層構造にしてもよい。
でも３個以上でもよい。又、ポリシリコン層の代
りにMo、Ｗ、Al等の導電膜にして、配線のアル
ミニウムとの２層構造にしてもよい。
以上述べたように本発明によれば配線の自由度
を上げレイアウトが簡単になり、内部配線の引き
回しがなくなり、配線長の減少による特性の向
上、実効集積度の向上、レイアウト工数の低下、
デイジタイズミスの減少、基本セル集積度の向上
等の長所を得る。
を上げレイアウトが簡単になり、内部配線の引き
回しがなくなり、配線長の減少による特性の向
上、実効集積度の向上、レイアウト工数の低下、
デイジタイズミスの減少、基本セル集積度の向上
等の長所を得る。
第１図は従来のCMOSタイプマスタースライ
ス方式LSIの基本セルの平面図、第２図は基本セ
ルの配列の様子を示す図、第３図ａは本発明の第
１の実施例を説明するための基本セルの１部を示
す平面図、第３図ｂ，ｃはその配列の様子を示す
図、第４図は本発明以外のマスタースライス半導
体集積回路装置の基本セルの１部を示す平面図、
第５図ａは本発明の第２の実施例を説明するため
の基本セルの１部分を示す平面図、第５図ｂはそ
の配列図、第６図ａは本発明の第３の実施例を説
明するための基本セルの一例を示す平面図、第６
図ｂ，ｃは各々第６図のＪ−Ｋ、Ｌ−Ｍに沿つた
断面図、第７図は第６図ａの基本セル配列の別の
例を示す図、第８図ａは本発明の第４の実施例を
説明するための基本セル及びその配列の一例を示
す平面図、第８図ｂ，ｃは各々第８図ａのＳ−
Ｔ、Ｕ−Ｖに沿つた断面図、である。 なお図において、１……Ｎ型シリコン基板、２
……Ｐウエル層、３……Ｐソースドレイン層、４
……N+ソースドレイン層、５……N+サブストレ
ートコンタクト層、６……P+サブストレートコ
ンタクト層、７……ポリシリコン層、８……ｙ格
子、９……ｘ格子、１０……コンタクト穴、１１
……入出力バツフアー部、１２……周辺配線部、
１５……内部配線部、１６……チツプ、１７……
基本セル、１８……フイールド絶縁膜、１９……
ゲート絶縁膜、２０……層間絶縁膜、１００……
VDD線、２００……VSS線、である。
ス方式LSIの基本セルの平面図、第２図は基本セ
ルの配列の様子を示す図、第３図ａは本発明の第
１の実施例を説明するための基本セルの１部を示
す平面図、第３図ｂ，ｃはその配列の様子を示す
図、第４図は本発明以外のマスタースライス半導
体集積回路装置の基本セルの１部を示す平面図、
第５図ａは本発明の第２の実施例を説明するため
の基本セルの１部分を示す平面図、第５図ｂはそ
の配列図、第６図ａは本発明の第３の実施例を説
明するための基本セルの一例を示す平面図、第６
図ｂ，ｃは各々第６図のＪ−Ｋ、Ｌ−Ｍに沿つた
断面図、第７図は第６図ａの基本セル配列の別の
例を示す図、第８図ａは本発明の第４の実施例を
説明するための基本セル及びその配列の一例を示
す平面図、第８図ｂ，ｃは各々第８図ａのＳ−
Ｔ、Ｕ−Ｖに沿つた断面図、である。 なお図において、１……Ｎ型シリコン基板、２
……Ｐウエル層、３……Ｐソースドレイン層、４
……N+ソースドレイン層、５……N+サブストレ
ートコンタクト層、６……P+サブストレートコ
ンタクト層、７……ポリシリコン層、８……ｙ格
子、９……ｘ格子、１０……コンタクト穴、１１
……入出力バツフアー部、１２……周辺配線部、
１５……内部配線部、１６……チツプ、１７……
基本セル、１８……フイールド絶縁膜、１９……
ゲート絶縁膜、２０……層間絶縁膜、１００……
VDD線、２００……VSS線、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体チツプに多数の基本素子が規則的に配
置され素子形成部を有し、該素子形成部に設けら
れた配線層の接続部のうちの所定のものを上部配
線により接続して回路を構成するマスタースライ
ス半導体集積回路装置において、前記素子形成部
における前記配線層は一方向に延在しかつその両
端部にのみに接続部を有する第１の配線層と該一
方向に延在しかつその両端部にのみに接続部を有
しかつ前記第１の配線層と同一材質でかつ同一の
層として形成された第２の配線層とから構成さ
れ、該一方向の第１の直線上に全ての接続部が位
置する一群の第１の配線層と該一方向の第２の直
線上に全ての接続部が位置する一群の第２の配線
層とは、たがいの接続部が該一方向とは直角の方
向に対向配置されかつたがいに平行とならない態
様をもつてたがいちがいに該一方向に配列されこ
れにより該一方向にのびる配線層群を構成し、か
つ、該配線層群のうちの終端位置する配線層はそ
のまま前記周辺配線部に延在し、該第１の配線層
の一部は第１の電界効果トランジスタのゲートと
して機能し、該第２の配線層の一部は第２の電界
効果トランジスタのゲートとして機能しているこ
とを特徴とするマスタースライス半導体集積回路
装置。 ２ 前記第１のトランジスタがＮチヤンネルタイ
プの電界効果トランジスタであり、該第２のトラ
ンジスタがＰチヤンネルタイプの電界効果トラン
ジスタであることを特徴とする特許請求の範囲第
１項に記載のマスタースライス半導体集積回路装
置。 ３ 前記第１および第２のトランジスタは該一方
向と直角方向にたがいに所定距離だけ位置をづら
した配置となつており、これにより該ゲート電極
となる第１および第２の配線層の接続部が該直角
方向において所定間隔はなれてたがいに対向配置
されていることを特徴とする特許請求の範囲第１
項記載のマスタースライス半導体集積回路装置。 ４ 前記直角方向に隣接する２つの第１の配線層
をゲートとする２つの第１のトランジスタは直列
接続された構成を有し、前記直角方向に隣接する
２つの第２の配線層をゲートとする２つの第２の
トランジスタは直列に接続されていることを特徴
とする特許請求の範囲第１項記載のマスタースラ
イス集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430181A JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430181A JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5874052A JPS5874052A (ja) | 1983-05-04 |
| JPH0140499B2 true JPH0140499B2 (ja) | 1989-08-29 |
Family
ID=15976266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430181A Granted JPS5874052A (ja) | 1981-10-29 | 1981-10-29 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874052A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943548A (ja) * | 1982-09-06 | 1984-03-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6119146A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | Ｃｍｏｓ集積回路 |
| CA1238986A (en) * | 1986-02-06 | 1988-07-05 | Stephen K. Sunter | Integrated circuit chip manufacture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS56108242A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Master slice semiconductor device |
-
1981
- 1981-10-29 JP JP17430181A patent/JPS5874052A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582448A (en) * | 1978-12-15 | 1980-06-21 | Nec Corp | Master slice semiconductor integrated circuit |
| JPS56108242A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Master slice semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5874052A (ja) | 1983-05-04 |
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