KR100196735B1

KR100196735B1 - 반도체 집적회로장치

Info

Publication number: KR100196735B1
Application number: KR1019910003772A
Authority: KR
Inventors: 겡이찌 기꾸시마; 마사아끼 요시다
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-03-20
Filing date: 1991-03-08
Publication date: 1999-06-15
Also published as: JP2933671B2; JPH03270268A

Abstract

MISFET를 포함한 회로소자로 구성된 셀과 다층배선구조를 구비한 반도체 집적회로장치에 있어서, MISFET의 소정의 반도체 영역(소오스·드레인 영역)에 접속하는 제1층째의 배선을 반도체영역위의 거의 전역에 걸쳐 형성하여 반도체 영역을 제1층째의 배선으로 션트함과 함께 기본셀에 전원을 공급하기 위한 셀급전배선을 제2층째의 배선층으로 구성한다.

또, 제1층째의 배선과 반도체 영역은 반도체 영역상에 형성된 복수개의 콘택트 홀 혹은 반도체 영역위의 거의 전역에 걸쳐서 개공한 콘택트 홀을 개재하여 접속한다.

또, 셀급전배선을 반도체 영역상에 반도체 영역의 적어도 일부를 덮도록 구성한다.

Description

반도체 집적회로장치

제1도는 본 발명의 일실시예인 게이트 어레이(gate array) 방식을 채용하는 반도체 집적회로장치 개략 전체 평면도.

제2a도는 이 반도체 집적회로장치의 기본셀을 나타내는 평면도.

제2b도는 제2a도에 있어서 셀급전 배선 이외의 제2층째 이상의 배선층을 생략한 그림.

제3도는 제2도의 II-II선에 있어서의 단면도.

제4a도는 본 발명의 또 다른 실시예인 반도체 집적회로장치의 기본셀을 나타내는 평면도.

제4b도는 제4a도에 있어서 셀급전 배선 이외의 제2층째 이상의 배선층을 생략한 그림.

제5a도는 본 발명의 또 다른 실시예인 반도체 집적회로장치의 기본셀을 나타내는 평면도.

제5a도는 제5a도에 있어서 셀급전 배선 이외의 제2층째 이상의 배선층을 생략한 그림.

제6a도는 본 발명의 또 다른 실시예인 스탠더드 셀 방식을 채용하는 반도체 집적회로장치의 개략 전체 평면도.

제6b도는 이 반도체 집적회로장치의 블록을 나타내는 그림.

제7a도는 제6도에 나타내는 반도체 집적회로장치의 논리셀의 일예를 나타내는 평면도.

제7b도는 제7a도에 있어서 셀급전 배선 이외의 제2층째 이상의 배선층을 생략한 그림.

제7c도는 제7a도의 개략등가 회로도.

제8a도는 제6도에 나타내는 반도체 집적회로장치의 논리셀의 또 다른 예.

제8b도는 제8a도의 등가회로도.

제9도는 제6도에 나타내는 반도체 집적회로장치의 형성방법을 나타내는 프로세스 흐름을 나타내는 블록도선이다.

* 도면의 주요부분에 대한 부호의 설명

1: 반도체 기판(칩) 2 : 기본셀

2 : 셀열 4 : 셀 영역

5 : I/O 셀 6 : 본딩패드

7 : N형 웰 영역 8 : p형 웰 영역

9, 10, 11, 12, 13 : p형 반도체 영역

14, 15, 16, 17, 23, 24, 25, 26 : 게이트전극

18, 19, 20, 21, 22 : n형 반도체 영역

27, 28, 29, 30, 31, 32, 61 : 션트용 배선

33 : 콘택트 홀 34, 35, 36, 37 : 셀내 배선

38, 39 : 셀급전 배선

40, 41, 42, 43, 44, 45, 47, 48, 58, 59, 60 : 신호배선

46, 62, 63 : 관통공(through hole)

49 : 필드절연막 50 : 사이드 월 스페이서(side wall spacer)

51 : 절연막 52, 54 : 텅스텐막

53, 55, 56 : 층간절연막 57 : 표면보호층

본 발명은 반도체 집적회로장치에 관한 것으로, 특히 MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)를 내포하는 회로소자와 다층배선구조를 갖춘 논리 LSI의 고속화에 적용하기 유효한 기술에 관한 것이다.

ASIC(Application Specific Standard Product)에는, 예를들면 게이트 어레이, 스탠더드 셀 LSI(셀 베이스드 IC라고도 칭함)이 있다. 게이트 어레이는 마스터 슬라이스 방식에 의하여 작성되는 반도체 집적회로장치의 대표예이다. 이 게이트 어레이는 사전에 반도체 기판상에 다수의 기본셀을 규칙적으로 배치하여 놓고, 사용자의 희망에 맞추어 기본셀 사이를 신호배선으로 결선함으로써 소망하는 논리 회로를 갖춘 LSI를 형성하는 것이다.

기본셀은, 예를들면 CMOS(Complementary MOS), Bi-CMOS(Bipolar CMOS)로 구성된다.

이러한 종류의 마스터 슬라이스 방식을 채용하는 반도체 집적회로장치는 결선 패턴을 변경하는 것만으로 여러가지의 논리 회로를 구성할 수가 있다. 단기간 내에 다품종의 것을 개발할 수가 있는 특징이 있다.

샅기 게이트 어레이와 같이, 다층배선구조를 갖는 반도체 집적회로장치에 있어서, 외부에서 공급되는 전원은 한쌍의 전원배선을 통해서 반도체 집적회로장치의 내부로 보내진다. 한쌍의 전원배선중, 한쪽은 레벨이 높은 전압(이하, 단순히 전원전압 V_DD로도 칭함)이 공급되는 외부전원단자에 접속되고, 또 한쪽은 레벨이 낮은 전압(이하, 다만 접지전압 V_SS라고도 칭함)이 공급되는 외부전원단자에 접속된다.

상기 반도체 집적회로장치가 형성된 반도체 칩의 외주부에는 외부와의 전기적 접속을 취하기 위한 본딩패드 및 선택적으로 입출력 버퍼회로, 출력 버퍼 회로, 입력 버퍼 회로로 되는 I/O 셀이 연속적으로 배치된다. I/O 셀에 의하여 주위가 에워싸인 내부 영역(셀 영역)에는 복수개의 기본셀이 규칙적으로 배치된다. I/O 셀상 및 셀 영역상의 복수의 배선층에는 신호배선 및 전원 배선이 자동배치 배선 시스템에 의하여 배치된다. 셀 영역상의 제1층째의 배선층에는 기본셀의 배치에 따라서 각 기본셀에 전원을 공급하는 전원 배선(셀급전 배선)이 형성된다. 동일하게 셀 영역상의 제1층째의 배선층에는 각 기본셀의 내부사이를 접속하는 신호배선(셀내 배선)이 형성된다. 또, 기본셀상의 제2층째의 배선층 및 더욱 그 위의 배선층(제3층째, 제4층째 등)에는 기본셀 사이를 접속하는 신호배선이 형성된다. 또한 이와 같은 ASIC에 관해서는 예를들면, ISSCC(International Solid-State Circuits Conference) Digest of Technical Papers, pp. 88∼89, 270, February 1990에 기재되어 있다. 또 스탠더드 셀 LSI에 관해서는 예를들면 1989년에 Baifukan Co., Ltd., 이 발행한 CMOS VLSI 의 설계의 pp. 275∼279에 기재되어 있다.

본 발명자는 상술한 ASIC 에 의하여 형성되는 반도체 집적회로장치의 미세화, 시스템의 동작속도의 고속화에 관하여 검토한 결과, 다음의 문제점이 발생하는 것을 알아냈다.

게이트 어레이의 미세화 고집적화가 진척됨에 따라, 기본셀의 크기가 작아지고, 셀 영역상에 배치되는 신호배선 및 전원 배선의 배선 밀도가 높아지면, MISFET로 이루는 회로소자에서 기본셀을 구성한 예를들면 CMOS 게이트 어레이에 있어서, 제1층째의 배선층에 셀급전 배선 및 기본셀내 배선을 형성한 경우에는 MISFET의 소오스·드레인 영역을 형성하는 반도체 영역(확산층)과 제1층째의 배선을 접속하는 접속공(콘택트 홀)의 배치에 제약이 생기고 콘택트 홀을 넓은 면적으로 확보하는 것이 곤란하게 된다. 그 때문에 반도체 영역과 제1층째의 배선과의 접촉면적을 충분히 확보하는 것이 불가능하게 되고, MISFET의 기생 저항인 확산층저항, 콘택트 저항이 증대하는 결과 회로의 고속동작이 방해받는다고하는 문제가 있다.

또, 기본셀의 크기를 축소하고, 고 집적화하기 위해서는 제1층째의 배선층에서 셀급전 배선 및 기본셀내 배선의 배선폭을 미세화할 필요가 있고, 이에 의하여, 제1층째의 배선에 형성한 셀급전 배선은 전류밀도가 높아짐으로 엘렉트로마이그레이션(electromigration)의 영향에 의하여 반도체 집적회로장치의 전기적 신뢰성이 저하한다.

또한, 이와 같은 제1층째의 배선층에 기본셀 배선 및 셀급전 배선을 형성한 반도체 집적회로장치에 있어서, 확산저항, 콘택트 저항을 저감하는 기술에 관해서는, 예를들면, 1988년 3월 30일에 공개된 특개소 63-70542호에 기재되어 있다. 이 문헌에서는 제1층째의 배선과, MISFET의 소오스·드레인 영역인 반도체 영역은 MISFET의 게이트 전극에 대해서 자기정합(self-alignment)적으로 형성되고 또한 게이트 전극상 및 필드 절연막상의 각각에 인출된 인출용 전극을 통해서 접속함과 동시에 이 인출용 전극을 사전에 소오스·드레인 영역인 반도체 영역의 각각의 대략 전면에 설치하여 놓음으로서 회로설계를 하기 용이하게 하고 있다. 또, 전면을 까는 방식(sea of gates)의 CMOS 게이트 어레이에 있어서, 제1층째의 배선으로 기본셀내 및 기본셀로 형성되는 논리 회로(매크로 셀)내를 접속함과 동시에 기본셀위를 배선 영역으로서 사용하는 제2층째의 배선층을 논리 회로 사이를 접속하는 기술이 IEEE JUOURNAL OF SOLID-STATE CIRCUITS, pp. 1280∼1285, VOL. 24, No. 5, October 1989에 개시되어 있다. 이 문헌에서는 기본셀열이 연장되어 있는 방향으로 평행으로 제2층째의 배선을 연장시킴과 동시에 기본셀위에 대략 전면을 배선 영역으로서 사용함으로서 배선 채널수를 증대시키고 있다.

한편, 상기 확산층 저항, 콘택트 저항을 저감시키는 기술로서, MISFET의 반도체 영역상에 W, Mo 등의 고융점 금속 또는 그 실리사이드(WSi₂, MoSi₂등)으로 이루는 엷은막을 발라붙이는 소위 살리사이드(Salliside) 기술이 알려져 있다. 그러나 이 기술은 반도체 영역상에 상기 박막을 형성할 때에 그 일부가 반도체 영역내에 침식되고, 깊은 pn 접합을 형성해 버린다고하는 결점이 있기 때문에 미세화에 의하여 pn 접합(반도체 영역)을 극히 얕게 형성할 필요가 있는 고집적 MISFET의 제조 프로세스에는 적용할 수가 없다고 하는 문제가 있다.

본 발명의 목적은 MISFET로 구성되는 회로소자와 다층배선구조를 갖춘 논리 LSI(반도체 집적회로장치)에 있어서, 확산층 저항 및 콘택트 저항을 저감하고, 그 고속동작을 촉진할 수 있는 기술을 제공함에 있다.

본 발명의 또 다른 목적은 상기 목적을 달성함과 동시에 논리 LSI의 집적도를 향상시킬 수 있는 기술을 제공함에 있다.

본 발명의 또 다른 목적은 상기 목적을 달성함과 동시에 논리 LSI의 전기적 신뢰성을 향상시킬 수가 있는 기술을 제공함에 있다.

본 발명의 상기 및 기타의 목적과 신규의 특징은 본 명세서의 설명 및 첨부도면에서 명백해질 것이다.

본원에 있어서, 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.

(1) MISFET를 포함하는 회로소자로 구성된 셀과 다층배선구조를 갖춘 반도체 집적회로장치에 있어서, MISFET의 소정의 반도체 영역(소오스·드레인 영역)에 접속하는 제1층째의 배선을 반도체 영역위의 거의 전역에 걸쳐 형성하고 반도체 영역을 제1층째의 배선으로 션트(Shunt)함과 동시에 셀에 전원을 공급하기 위한 셀급전 배선을 제2층째의 배선층에서 구성한다.

또, 제1층째의 배선과, 반도체 영역은 반도체 영역상에 형성된 복수개의 콘택트 홀 혹은 반도체 영역상의 거의 전역에 걸쳐서 개공된 콘택트 홀을 통해서 접속된다.

또, 셀급전 배선은 반도체 영역의 적어도 일부를 덮도록 구성한다.

(2) 상기 (1)의 반도체 집적회로장치에 있어서, 제1층 배선과 제2층 배선을 접속하는 관통공(through hole)을 콘택트 홀의 바로 위에 배치하는 것이다.

(3) 상기(2)의 반도체 집적회로장치에 있어서, 콘택트 홀의 내부에 텅스텐(W) 등의 고융점 금속을 매입시키는 것이다. 또, 제1층째의 배선층을 텅스텐 등의 고융점 금속으로 형성하고, 제2층째의 배선층을 알루미늄막 혹은 알루미늄 합금막으로 형성한다.

상기한 수단(1)에 의하면, MISFET의 소정의 반도체 영역상의 거의 전역에 걸쳐서 구멍이 열린 콘택트 홀 또는 복수개의 콘택트 홀을 통해서 반도체 영역을 제1층째의 배선에서 션트함으로서, MISFET의 반도체 영역과 제1층째의 배선과의 접촉면적을 넓게 할 수 있음으로 콘택트 저항 및 확산층 저항을 저감할 수 있고, MISFET의 기생 저항을 저감할 수 있다. 이 경우, 셀급전 배선을 제2층째의 배선으로 구성함으로서, 집적도의 저하가 방지됨과 동시에 셀급전 배선의 배선폭을 크게 할 수 있고, 배선 저항을 저감할 수 있다. 또, 반도체 영역상에 형성된 셀급전 배선을 복수개의 관통공 혹은 개공 면적의 큰 관통공을 통해서 제1층째의 배선에 접속함으로서 집적도를 저하시키지 않고, 셀급전 배선과 반도체 영역과의 접속 저항을 저감할 수 있다.

상기한 수단(2)에 의하면, 제1층 배선과 제2층 배선을 접속하는 관통공을 콘택트 홀의 바로 위에 배치함으로서, 기본셀 면적의 증가를 방지할 수가 있음으로 집적도를 향상시킬 수가 있다.

상기한 수단(3)에 의하면 콘택트 홀의 내부에 텅스텐 등의 고융점 금속을 매입함으로서 콘택트 홀 위를 평탄화할 수 있음으로 관통공을 콘택트 홀의 바로 위에 배치하기 쉬워진다.

또, 제1층째의 배선층을 텅스텐 막과 같이 알루미늄막 보다도 엘렉트로마이그레이션에 강한 금속막으로 형성함으로서 제1층째의 배선의 막두께를 얇게 할 수 있음으로 상층 배선층의 기부(base) 차이를 완화할 수가 있음과 동시에 기본셀내 및 기본셀 사이의 배선밀도를 증가시키고 집적도를 향상할 수 있다.

또, 제2층째의 배선층 이상을 알루미늄막과 같은 비저항이 낮은 금속막으로 형성함으로써, 배선 저항을 저감할 수가 있다.

이하, 실시예에 의하여 본 발명을 설명한다.

또한, 실시예를 설명하기 위한 전 도면에 있어서, 동일 기능을 갖는 것은 동일 부호를 붙이고, 그 반복설명은 생략한다.

제1도는 본 발명의 실시예 1인 반도체 집적회로장치의 전체도이다. 또한 본도에 있어서는 설명을 간단히 하기 위하여, 배선 및 층간 절연막이 생략되어 있다.

제1도의 반도체 집적회로장치는, 예를들면 4층 배선구조를 갖으며, 특히 제한은 되어 있지 않지만 반도체 기판(실리콘 단결정 칩)(1)의 주면의 중앙부에 p 채널형 MISFET와 n 채널형 MISFET로 이루어지는 상보형 MISFET(CMOS)로 형성된 게이트를 규칙적으로 배치한 CMOS 게이트 어레이이다. 게이트는 논리 회로의 기본이 되는 것이고, 기본셀(2)로 불리우고, 기본셀(2)을 열방향(列方向)으로 배치하여 셀열(3)이 형성되고, 셀열(3)을 행방향(行方向)으로 배치하여 셀 영역(4)이 구성된다.

본 실시예의 CMOS 게이트 어레이는 셀 영역(4) 내에 행열상(行列狀)으로 기본셀(2)이 틈이 없이 배치된 소위 시이 오브 게이트(sea of gates)이라고 불리우는 것이고, 소위 고정채널 방식과 같이 셀열 사이에 배선 채널 영역이 존재하지 않는다. 그리고, 기본셀(2) 내 및 기본셀(2) 사이를 도시하지 않은 신호배선으로 결선함으로서 소망하는 논리 회로를 형성한다.

또한, 이종의 시이 오브 게이트 방식을 채용한 반도체 집적회로장치에 관해서는 예를들면, ISSCC Digest of Technical Papers, pp, 72∼73, 307;February 1988에 기재되어 있다.

셀 영역(4)의 주위에는 선택적으로 입력 버퍼, 출력 버퍼 또는 입출력 버퍼가 되는 I/O 셀(5)이 연속적으로 형성되고, 다시 그 외측의 기판(1) 외주부(外周部)에는 외부와의 전기적 접속을 취하기 위한 본딩패드(6)가 소정의 간격으로 배치된다. I/O 셀(5)은 상보형 MISFET로 구성되고, 예를들면 제1층째의 배선으로 결선함으로서, 입력 버퍼, 출력 버퍼 또는 입출력 버퍼가 구성된다. 또 I/O 셀(5)에 의하여, 정전파괴 방지회로 및 클램프회로가 구성된다. 다수의 본딩패드(6)중의 몇개의 외부에서 전원의 공급을 받기 위한 외부전원단자이고, 외부전원단자에는 전원전압 V_DD(예를들면 5V 혹은 3.3V) 혹은 접지전압 V_SS(예를들면 OV)가 공급된다. I/O 셀(5)의 상층의, 예를들면 제3층째 및 제4층째의 배선층에는, 외부전원 단자에 공급된 전원을 셀 영역(4)에 전달하기 위한 도시않는 전원 배선이 형성된다.

제2a도는 제1도에 나타낸 기본셀(2) 및 그 상층의 배선층의 상세도이다. 또한 본도에 있어서는 설명을 간단히 하기 위하여 각 배선층 사이의 층간 절연막을 생략하였다. 또 제2a도에 있어서, 전원 배선 이외의 제2층째 이상의 배선층을 생략한 그림을 제2b도에 나타낸다.

기본셀(2)은 n 형 웰 영역(7)상에 형성된 4개의 p 채널형 MISFET(P₁, P₂, P₃, P₄)와, p 형 웰 영역(8)위에 형성된 4개의 n 채널형 MISFET(N₁, N₂, N₃, N₄)를 구비한 상보형 MISFET(CMOSFET)로 구성된다. p 채널형 MISFET(P₁, P₂, P₃, P₄)는 필드 절연막(49)에 의하여 주위가 에워싸인 활성 영역내에 서로 병행하여 형성된 5개의 p 형 반도체 영역(9, 10, 11, 12, 13) 및 4개의 게이트 전극(14, 15, 16, 17)으로 구성되고, n 채널형 MISFET(N₁, N₂, N₃, N₄)는 필드 절연막(49)에 의하여 주위가 에워싸여진 활성 영역내에 상호 병행하여 형성된 5개의 n 형 반도체 영역(18, 19, 20, 21, 22) 및 4개의 게이트 전극(23, 24, 25, 26)으로 이루어진다.

기본셀(2)의 상층에 형성된 제1층 배선은 n 채널형 MISFET, p 채널형 MISFET의 각각의 소정의 반도체 영역을 션트하기 위한 배선(27 내지 32)(션트용 배선), 기본셀(2)의 내부 사이를 접속하는 셀내 배선 및 기본셀 사이를 접속하는 신호배선(34내지 37)을 구성한다. 예를들면 제2a, b도에 나타내는 기본셀(2)의 경우는, p 채널형 MISFET의 p 형 반도체 영역(10)에 션트용 배선(27)이, p 형 반도체 영역(13)에 션트용 배선(28)이 각각 접속된다. 또 n 채널형 MISFET의 n 형 반도체 영역(19, 20, 21, 22)의 각각에 션트용 배선(29, 30, 31, 32)이 접속된다. 션트용 배선(27, 28)은 p 형 반도체 영역(10, 13)위의 거의 전역에 걸쳐서 개공된 콘택트 홀(33a)을 통해서 각각의 p 형 반도체 영역(10, 13)으로 접속된다. 션트용 배선(29 내지 32)은 n 형 반도체 영역(19 내지 22) 위의 거의 전역에 걸쳐서 개공된 콘택트 홀(33a)을 통해서 각각의 n 형 반도체 영역(19 내지 22)에 접속된다. 콘택트 홀(33a)의 각각은 제2a, b도에서는 도시하지 않은 절연막(51)을 개공(開孔)하여 형성된다. 이에 의하여, 션트용 배선(27 내지 32)과 반도체 영역(10, 13, 19 내지 22)과는 서로 넓은 면적에서 접속하게 된다.

또, 션트용 배선(27 내지 32)이 형성되어 있지 않은 다른 배선 채널을 이용하여 셀내 배선(34, 35, 36, 37) 및 신호배선(58, 59, 60)이 형성된다. 셀내 배선(34)은 절연막(51)에 개공된 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₂)의 게이트 전극(15)과 n 채널형 MISFET(N₂)의 게이트 전극(24)을 접속한다. 셀내 배선(36)은 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₃)의 게이트 전극(16)과 n 채널형 MISFET(N₃)의 게이트 전극(25)을 접속하고, 셀내 배선(37)은 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₄)의 게이트 전극(17)과 n 채널형 MISFET(N₄)의 게이트 전극(26)을 접속한다. 셀내 배선(35)은 션트용 배선(27, 30 및 32)과 일체로 형성되고, P형 반도체 영역(10), n 형 반도체 영역(20, 22)사이를 접속한다. 한편, 신호배선(58)은 절연막(51)으로 개공된 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₂)의 게이트 전극(15)에 접속되고, 신호배선(59)은 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₃)의 게이트 전극(16)에 접속되고, 신호배선(60)은 콘택트 홀(33b)을 통해서 p 채널형 MISFET(P₄)의 게이트 전극(17)에 접속된다.

이와 같이 본 실시예에서는, CMOS 게이트 어레이의 기본셀(2)을 구성하는 n 채널형 MISFET, p 채널형 MISFET의 소정의 반도체 영역위의 거의 전역에 걸쳐서 콘택트 홀(33a)을 개공하고, 제1층째의 배선층에 형성된 션트용 배선과 소정의 반도체 영역을 콘택트 홀(33b)를 통해서 접속한다. 이에 의하여, 션트용 배선과 소정의 반도체 영역이 상호 넓은 면적에서 접촉하기 때문에, 콘택트 저항 및 확산층 저항이 저감되고, MISFET의 기생 저항을 저감할 수 있음으로 CMOS 게이트 어레이의 고속동작을 촉진할 수 있다.

제1층째의 배선층의 상층의 제2층째의 배선층에는 기본셀(2)의 소정의 p 채널형 MISFET 및 n 형 웰 영역(7)에 전원전압(V_DD)를 공급하는 셀급전 배선(38), 기본셀(2)의 소정의 n 채널형 MISFET 및 p 형 웰 영역(8)에 접지전압(V_SS)를 공급하는 셀급전 배선(39)이 각각 형성된다. 또, 셀급전 배선(38, 39)이 형성되어 있지 않은 다른 배선 채널을 사용하여 기본셀 사이를 접속하는 신호배선(40 내지 45)이 형성된다. 한쌍의 셀급전 배선(38, 39)은 신호배선(40 내지 45) 보다도 폭이 넓은 배선으로 구성되고, 제1도에 나타내는 셀열(3)을 따라서 나란하게 연장된다. 또, 셀급전 배선(38)(V_DD)은 p 채널형 MISFET(P₁, P₂, P₃, P₄)의 소오스·드레인 영역인 p 형 반도체 영역(10 내지 13)의 적어도 일부를 덮도록 형성된다. 동일하게 셀급전 배선(39)(V_SS)은, n 채널형 MISFET(n₁, n₂, n₃, n₄)의 소오스·드레인 영역인 n 형 반도체 영역(19 내지 22)의 적어도 일부를 덮도록 형성된다. 이 신호배선(43, 44, 45)은 한쌍의 셀급전 배선(38, 39)의 사이에 형성되고, 주로 기본셀(2)로 구성되는 논리셀의 셀내 배선에 사용된다. 본 실시예에서는 신호배선(43 내지 45)을 한쌍의 셀급전 배선(38, 39) 사이에 설치하여, 셀내 배선의 자유도를 향상하고 집적도를 향상하고 있다. 이 때문에, 제2b도에 나타내는 바와 같이, 셀급전 배선(38, 39)의 각각의 배선(W, W₂)를 셀 높이(CH)의 대체로 1/4 정도로 설치하고 있다. 이에 의하여 셀급전 배선(38, 39)의 배선 저항을 저감하고, 엘렉트로마이그레이션에 의한 불량을 저감할 수가 있음과 동시에 집적도를 향상시키는 것이 가능하다. 또한, 셀급전 배선(38, 39)은 반도체 영역(10 내지 13, 19 내지 22)의 전면을 각각 덮도록 형성하여, 셀급전 배선(38, 39)의 배선 저항을 대폭으로 저감하도록 해도 좋다. 이 경우에, 셀급전 배선(38, 39)의 배선(W₁, W₂)를 각각 셀 높이(CH)의 대체로 1/4 이상으로 설치하면 좋다.

제2도에 나타내는 바와 같이, 셀급전 배선(38)(V_DD)은 관통공(46a)을 통해서 션트용 배선(28)에 접속된다. 즉 셀급전 배선(38)은 관통공(46a), 션트용 배선(28), 콘택트 홀(33a)을 통해서 p 형 반도체 영역(13)에 접속된다. 한편, 셀급전 배선(39)(V_SS)은 관통공(46a)을 통해서 션트용 배선(29, 31)의 각각에 접속된다. 즉, 셀급전 배선(39)은 관통공(46a), 션트용배선(29), 콘택트 홀(33a)을 통해서 n형 반도체영역(19)에 접속되고, 관통공(46a), 션트용 배선(31), 콘택트 홀(33a)을 통해서 n 형 반도체 영역(21)에 접속된다. 셀급전 배선(38, 39)과 션트용 배선(27, 28, 29, 31)를 접속하는 관통공(46a)은 콘택트 홀(33a)의 바로 위에 배치된다. 또, 제2a도에 나타내는 바와 같이 관통공(46a)은 셀급전 배선(38, 39)과 션트용 배선이 오버랩(overlap)하는 영역의 거의 전역에 걸쳐서 형성된다.

또 셀급전 배선(38)(V_DD)은 관통공(46B)을 통해서 n 형 웰 영역(7)에 급전을 행한다. 셀급전 배선(38)은 절연막(51)을 개공(開孔)하여 n형 웰 영역(7)에 달하도록 형성된 콘택트 홀(33), 제1층째의 배선층에 형성된 션트용 배선(61), 션트용 배선(61) 위에 형성된 관통공(46B)을 통해서 n 형 웰영역(7)에 급전을 한다. 한편, 셀급전 배선(39)(V_SS)은 관통공(460을 통해서 p 형 웰 영역(8)에 전원을 공급한다. 셀급전 배선(39)(V_SS)은 절연막(51)을 개공하여 p 형 웰 영역(8)에 달하도록 형성한 콘택트 홀(33), 제1층째의 배선층에 형성된 션트용 배선(61), 션트용 배선(61)위에 형성된 관통공(46b)을 통해서 p 형 웰 영역(8)에 전원을 공급한다. 셀급전 배선(38, 39)과 션트용 배선(61)를 접속하는 관통공(46b)은 콘택트 홀(33b)의 바로 위에 배치된다. 신호배선(40)은 관통공(46b)를 통해서 제1층째의 신호배선(58)에 접속된다. 신호배선(41, 42)의 각각은 관통공(46b)을 통해서 제1층째의 신호배선(59, 69)에 각각 접속된다. 제2층째의 신호배선은 주로 열방향으로 병행(竝行)으로 연장되어 있다.

이와 같이 본 실시예에서는 셀급전 배선(38, 39) 및 기본셀 사이를 접속하는 신호배선(40 내지 45)을 제2층째의 배선층에 형성한다. 그때, 셀급전 배선(38, 39)과 션트용 배선을 접속하는 관통공(46a)을 콘택트 홀(33a)의 바로 위에 배치하고, 관통공(46a), 션트용 배선, 콘택트 홀(33a)을 통해서 반도체 영역에 전원을 공급한다. 이에 의하여, 기본셀(2)의 면적의 증가를 방지할 수 있고, CMOS 게이트 어레이의 집적도를 향상시킬 수가 있음과 동시에, 셀급전 배선(38, 39)과 반도체 영역과의 사이의 콘택트 저항을 저감하고, 시스템의 동작속도를 향상시킬 수 있다.

제2층째의 배선층의 상층의 제3층째의 배선층에는 기본셀간을 접속하는 신호배선(47)이 형성된다. 신호배선(47)은 제2층째의 배선층에 형성되는 셀급전 배선(38, 39) 및 신호배선(40 내지 45)과 직교하는 방향, 즉 행방향으로 병행으로 형성된다. 신호배선(47)은 관통공(62)을 통해서 제2층째의 신호배선(44)에 접속된다.

제3층째의 배선층의 상층의 제4층째의 배선층에는 기본셀 간을 접속하는 신호배선(48)이 형성된다. 신호배선(48)은 제3층째의 배선층에 형성되는 신호배선(47)과 직교하는 방향에 형성된다. 즉 신호배선(48)은 제2층째의 배선층에 형성되는 셀급전 배선(38, 39) 및 신호배선(40 내지 45)과 병행해서 형성된다. 신호배선(48)은 관통공(63)을 통해서 제3층째의 신호배선(47)에 접속된다.

제3층째 및 제4층째의 배선층의 신호배선은 주로 기본셀로 구성되는 논리셀간을 결선하는 신호배선에 사용된다.

제3도는 제2a도의 II-II선에 있어서의 기본셀(2)의 단면도이다.

p-형 실리콘 단결정으로된 반도체 기판(칩)(1)에 형성된 n 형 웰 영역(7)의 주면(主面)의 필드 절연막(49)에 의해서 주위를 둘러싸인 활성 영역에는 5개의 p 형 반도체 영역(9, 10, 11, 12, 13) 및 4개의 게이트 전극(14, 15, 16, 17)로 된 p 채널형 MISFET(P₁, P₂, P₃, P₄)이 형성되어 있다.

p 형 반도체 영역(9, 10, 11, 12, 13)의 각각은, p 형 불순물이 고농도로 도입된 p+형 반도체 영역(9a, 10a, 11a, 12a, 13a)과 p 형 불순물이 저농도로 도입된 p-형 반도체 영역(9b, 10b, 11b, 12b, 13b)로서 구성된 소위 LDD(Lightly Doped Drain) 구조를 가지고 있다. 게이트 전극(14, 15, 16, 17)은 저저항 폴리실리콘으로된 도전막 또는 상기 저저항 폴리실리콘과 실리사이드(WSi₂, MoSi₂등)을 적층한 복합 도전막(폴리사이드)로서 된다. 게이트 전극(14, 15, 16, 17)의 각각의 측벽에는 LDD 구조를 형성하기 위한 사이드 월 스페이서(side wall spacer)(50)가 형성되어 있다.

사이드 월 스페이서(50)는 예컨대 산화규소막으로 형성된다.

p 형 반도체 영역(10)에는 p 채널형 MISFET(P₁, P₂, P₃, P₄)의 상층에 쌓인 절연막(51)의 일부를 개공하여 형성한 콘택트 홀(33a)을 통해서 션트용 배선(27)이 접속되어 있다. p 형 반도체 영역(13)에는 절연막(51)의 다른 일부를 개공하여 형성한 콘택트 홀(33a)을 통해서 션트용 배선(28)이 접속되어 있다. 션트용 배선(27, 28)은, 예컨대 텅스텐막 등의 고융점 금속막으로 된다. 2개의 콘택트 홀(33a) 각각은 그 내부에 텅스텐막(52)을 채워넣어 그 상면을 평탄화하고 있다. 텅스텐막(52)의 채워넣음(filling)은 선택 CVD법을 사용해서 행하여진다. 혹은 절연막(51) 위의 전면에 쌓인 텅스텐막을 에칭백(etching back)하므로서 채워넣음을 행하여도 좋다.

이와 같이 본 실시예에서는 콘택트 홀(33a)의 내부에 텅스텐막(52)를 채워넣음으로서 그 상면을 평탄화한다. 이것에 의해 션트용 배선(27, 28)과 셀급전 배선(38)을 접속하는 관통공(46a)를 콘택트 홀(33a)의 바로 위에 배치할 수 있다.

션트용 배선(27, 28)이 형성된 제1층째의 배선층의 상층에는 제1의 층간 절연막(53)이 쌓이어 있다.

또, 제1층째의 배선층을 알루미늄 합금막 보다도 일렉트로마이그레이션에 강한 텅스텐막으로 형성하므로서, 제1층째의 배선층에서 형성된 배선의 두께의 알루미늄합금막으로 형성한 배선에 비해서 저감할 수 있으므로, 제1의 층간 절연막(53)의 표면의 평탄성을 향상할 수 있다. 이것에 의해, 제2층째의 배선층 이상의 배선층에 있어서의 단차(段差)를 저감할 수 있으며, 이들의 배선층의 전기적 신뢰성을 향상할 수 있다.

션트용 배선(27, 28)은, 텅스텐막(52)의 채워넣음에 의해서 그 상면을 평탄화한 콘택트 홀(33a) 위에 형성되고 있으므로, 션트용 배선(27, 28) 위의 층간 절연막(53)과 절연막(51) 위의 층간 절연막(53)과의 단차는 매우 근소하다.

션트용 배선(28)에는 층간 절연막(51)의 일부를 개공하여 형성한 관통공(46a)를 통해서 셀급전 배선(38)이 접속되어 있다. 제2층째의 배선층에 형성된 셀급전 배선(38)은, 예컨대 알루미늄 합금막으로 된다. 관통공(46a)는 그 내부에 텅스텐막(54)를 채워넣고 그 상면을 평탄화하고 있다. 텅스텐막(54)의 채워넣음은 선택 CVD법을 사용해서 행하여진다. 혹은 층간 절연막(53) 위의 전면에 쌓인 텅스텐막을 에칭백하므로서 채워넣음을 행하여도 좋다. 셀급전 배선(38)은, 텅스텐막(54)의 채워넣음에 의해서 그 상면을 평탄화한 관통공(46a) 위에 형성되어 있으므로 그 단차는 매우 근소하다.

셀급전 배선(38)이 형성된 제2층째의 배선층의 상층에는 제2의 층간 절연막(55)이 쌓이며, 층간 절연막(55)의 상층에는 신호배선(47)이 형성되어 있다. 신호배선(47)이 형성된 제3층째의 배선층의 상층에는 제3의 층간 절연막(56)이 쌓이며, 층간 절연막(56)의 상층에는 신호배선(48)이 형성되어 있다. 신호배선(48)이 형성된 제4층째의 배선층의 상층에는 표면보호막(passivation film)(57)이 쌓이어(stacked) 있다.

그리고, 절연막(51), 층간 절연막(53, 55)는, 예컨대 산화규소막, BPSG(Boron-doped Phospho-Silicate Glass)막, 질화규소막 등의 단층 혹은 이들의 복합막으로 형성된다.

이와 같이, 비교적 긴 배선 길이를 갖는 제2층째 이상의 배선층 및 셀급전 배선을 알루미늄 합금막과 같은 저저항 재료로 형성하므로서, 배선 저항을 저감할 수 있으며, 탑재한 시스템의 동작 속도를 향상할 수 있다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 의거하여 구체적으로 설명했으나, 본 발명은 전기한 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능하다는 것은 물론이다.

전기한 실시예에서는 MISFET의 소정의 반도체 영역상의 거의 전역에 걸쳐서 개공한 큰지름의 콘택트 홀을 통해서 반도체 영역을 제1층 배선으로 션트했으나, 예컨대 제4a도에 나타낸 것처럼, MISFET의 소정의 반도체 영역(10, 13, 19 내지 22) 위의 거의 전역에 작은 지름의 콘택트 홀(33)을 다수 개공하고, 이것에 의해서 제1층째의 배선층에 형성된 션트용 배선(27 내지 32)과 소정의 반도체 영역(10, 13, 19 내지 22)의 각각을 접속하여도 좋다. 이 경우도, 션트용 배선(27 내지 32)과 제2층째의 배선층에 형성한 셀급전 배선(38, 39)을 접속하는 관통공(46)은 작은 지름의 콘택트 홀(33)의 바로 위에 형성하면 좋다.

그리고, 제4a도에 있어서 셀전원 배선(38, 39) 이외의 제2층째 이상의 배선층을 생략한 도면을 제4b도에 나타냄.

이와 같이 콘택트 홀(33)의 크기를 동일한 사이즈로 배치함으로서, 이들 콘택트 홀(33)을 형성할 때 모든 콘택트 홀의 아스펙트비(aspect ratio)가 동일하게 되므로, 소위 마이크로로우딩 효과가 저감되고, 콘택트 홀(33)부에 있어서의 전기적 접속의 신뢰성을 향상할 수 있다.

또, 제4a, b도에 있어서, 관통공(46)은 콘택트 홀(33)의 바로 위에 형성하고 있는데, 이에 한하지 않고, 제5a, b도에 나타낸 것처럼 관통공(46)과 콘택트 홀(33)은 서로가 다른 위치에 오도록 형성하여도 좋다. 그리고, 제5b도는 제5a도에 있어서, 셀전원 배선(38, 39) 이외의 제2층째 이상의 배선층을 생략한 도면이다. 또, 셀급전 배선(38, 39)은 반도체 영역상의 거의 전면을 덮도록 형성하여도 좋다. 이것에 의해 셀급전 배선(38, 39)의 배선 저항을 저감할 수 있음과 함께, 셀급전 배선(38, 39)과 반도체 영역과의 콘택트 저항을 저감할 수 있다.

전기한 실시예의 CMOS 게이트 어레이는 시이 오브 게이트(sea of gates) 방식으로 되어 있지만, 반드시 이에 한정되는 것은 아니고 고정채널 방식의 것을 채용할 수도 있다.

또, 본 발명은 CMOS 게이트 어레이에 한정되지 않으며, Bi-CMOS 게이트 어레이에 적용할 수 있음은 물론이다.

본 발명의 다른 실시예인 스탠더드 셀 방식을 채용하는 반도체 집적회로장치의 개략 구성을 제6도(칩 레이 아우트도)로 나타냄.

제6a도에 나타낸 것처럼, 스탠더드 셀 방식을 채용한 반도체 집적회로장치(100)은 평면방형상으로 구성된다. 이 반도체 집적회로장치(100)은 단결정 규소기판으로 구성된다.

반도체 집적회로장치(100)의 평면방형상의 각변에 따르는 주변 영역에는 외부단자(본딩 패드)(102)가 복수개 배치된다. 반도체 집적회로장치(100)의 외부단자(102)의 내측의 영역에는 입출력 버퍼 회로(103)가 배치된다. 입출력 버퍼 회로(103)는 1개의 또는 복수개의 외부단자(102)마다 배치된다.

반도체 집적회로장치(100)의 입출력 버퍼 회로(103)의 내측의 영역(104)에는, 복수개의 블록(110 내지 122)이 배치된다. 블록(110 내지 122)은 반도체 집적회로장치(100)에 탑재되는 시스템을 구성한다. 블록(110, 111) 각각은, 예컨대 논리 매크로셀, ROM이며, 블록(112 내지 122)은 예컨대 레지스터군, 메모리 관리유닛, 버스제어부등의 랜덤블록이다. 그리고, 블록(110 내지 122)은 예컨대 RISC(Reduced Instruction Set Computer) 프로세서 시스템인 경우, 데이터 캐쉬메모리, 명령캐쉬메모리, RISC 형 CPU 코더 등을 포함한다.

이들 블록(112 내지 122)은 하나의 기능블록 또는 회로블록으로서 구성된 매크로셀이다.

이들 블록(112∼122) 사이는 예컨대 제2층째, 제3층째 및 제4층째의 배선층을 사용하여 형성된 배선(130, 132)로 결선된다.

제6b도에 나타낸 것처럼, 랜덤블록(112 내지 122)은 예컨대 복수의 논리셀(140 내지 150)로 구성된다. 이들 논리셀은 CMOS 및 Bi-CMOS로 형성된 NAND회로, OR회로, 플립플롭회로, 인버터회로, 가산기 및 드라이버회로 등으로 구성된다. 각 블록내의 배선(논리셀간의 배선)은 주로 제1층째, 제2층째 및 제3층째의 배선층을 사용하여 형성된 배선(160 내지 162)으로 결선된다. 제3층째의 배선은 특히 도시되지 않았으나 예컨대 논리셀의 수가 많은 규모의 큰 블록에 있어서, 블록내 배선에 사용된다.

또, 논리셀으로서 급전은 제3층째의 배선층(164a)(V_SS), (164b)(V_DD) 및 제2층째의 배선층(165a)(V_SS), (165b)(V_DD)를 통해서 행하여 진다.

이들 논리셀 및 매크로셀은 논리셀 라이브러리내에 등록되어 있다.

또, 시스템을 구성하는데 필요한 새로운 블록(매크로셀)의 설계는 주로 논리셀 라이브러리에 등록되어 있는 논리셀을 사용해서 행하여진다.

제7a도에 논리셀의 일예를 나타냄. 제7a도는 Bi-CMOS로 형성된 2입력 NOR회로의 평면도, 제7c도는 그 개략 등가회로도이다. 또, 제7a도에 있어서 전원 배선 이외의 제2층째의 배선층을 생략한 도면을 제7b도에 나타내었다.

p 채널 MISFET Qp는 필드 절연막(49)에 의해서 주위를 둘러싸인 영역 내에 형성되며, 주로 게이트 절연막, 게이트 전극(170), 소오스 영역 및 드레인 영역인 한쌍의 p+ 형 반도체 영역(172)으로 구성된다. n 채널 MISFET Qn, Qn은 필드 절연막(49)으로 주위를 둘러싸인 영역내에 형성되며, 주로, 게이트 절연막, 게이트 전극(174), 소오스 영역 및 드레인 영역인 한쌍의 n+ 형 반도체 영역(176)으로 구성된다. 그리고, 제7c도에 나타낸 n 채널 MISFET Qn'은, 제7a, c도에 있어서 병렬로 형성된 3개의 n 채널 MISFET Qn에 대응하고 있다.

p 채널 MISFET Qp의 한쪽의 p+ 형 반도체 영역(172)은 게이트 길이 방향으로 인접한 다른 p 채널 MISFET Qp의 다른쪽의 p+ 형 반도체 영역(172)과 일체로 형성된다. 즉, 3개의 p 채널 MISFET Qp 각각은 필드 절연막(49)를 개재시키지 않고 직렬로 접속된다. 마찬가지로, n 채널 MISFET Qn, Qn의 한쪽의 n+ 형 반도체 영역(174)는 게이트 길이방향에 인접한 다른 MISFET Qn, Qn의 다른쪽의 n+ 형 반도체 영역(174)와 일체로 구성된다. 즉, 8개의 n 채널 MISFET Qn, Qn 각각은 직렬로 접속된다.

QB는 바이포울러 트랜지스터이며, 180은 콜렉터 영역, 182는 베이스 영역, 184는 에미터 영역이다.

논리셀 내의 배선은 주로 제1층째의 배선층, 제2층째의 배선층으로 형성된다. 제1층째의 배선층은 주로 p 채널 MISFET의 반도체 영역(172), n 채널 MISFET의 반도체 영역(176)을 션트하기 위한 배선(션트용 배선)(190a, 190b), 논리셀내 배선(192)을 구성한다. 션트용 배선(190b)은 논리셀내 배선(192)와 일체로 형성되어 있다. 제1층째의 배선(190a, 190b, 192)은 반도체 영역(172, 176) 및 게이트 전극(174)과 콘택트 홀(200, 200a)을 통해서 접선된다. 제2층째의 배선층으로 형성된 논리셀내 배선(194a)은 제1층째의 배선(179)과 콘택트 홀(202)을 통해서 접속된다. 또, 178은 게이트 전극과 동일층에서 또한 일체로 형성된 논리셀내 배선이다.

이와 같이 본 실시예에서는, 소정의 반도체 영역(172, 176) 위의 거의 전역에 걸쳐서 복수의 콘택트 홀(200)을 개구하고, 제1층째의 배선층에 형성한 션트용 배선(190a, 190b)과 소정의 반도체 영역(172, 176)을 콘택트 홀(200)을 통해서 접속한다. 이것에 의해, 전술한 실시예와 마찬가지로 콘택트 저항 및 확산 저항을 저감할 수 있다.

제2층째의 배선층은 블록내에 있어서, 논리셀내 배선(194a) 외에 주로 논리셀간의 배선(194b), 셀급전 배선(196)(V_DD), (198)(V_SS)에 사용된다.

한쌍의 셀급전 배선(196, 198)은, 열방향(게이트 전극(174)이 뻗어 있는 방향과는 수직방향)으로 나란하게 뻗어 있고, 또한, 셀급전 배선(196, 198) 각각은 반도체 영역(172, 176)의 각각의 적어도 일부를 덮도록 논리셀내 배선(194a) 보다도 배선폭이 넓은 배선으로 구성된다.

셀급전 배선(196)(V_DD), (198)(V_SS)의 배선폭 W₁, W₂의 각각은 대체로 논리셀의 셀높이 CH의 1/4 정도 이상의 폭으로 구성된다. 이와 같이 본 실시예에서는 논리셀 내의 전원라인의 폭(W₁+W₂)는 대체로 셀 높이 CH의 1/2을 차지하고 있다. 셀급전 배선(196, 198)은 관통공(202)을 통해서 션트용 배선(190a, b)에 접속된다.

셀급전 배선(196, 198)과 션트용 배선(190a, b)을 접속하는 관통공(202)은 특히 한정되지 않지만 콘택트 홀(200)과는 평면적으로 보다 서로가 틀린 위치에 형성된다. 또, 관통공(202)과 콘택트 홀(200)은 실질적으로 같은 사이즈로 구성된다.

한쌍의 셀급전 배선(196, 198)의 사이에는 논리셀간 및 논리셀내를 결선하는 제2층째의 배선(194a, b)이 형성된다.

제2층째의 배선(194a, b)은 주로 열방향으로 나란하게 뻗어있다. 이와 같이 본 실시예에서는 블록 내에 있어서 셀급전 배선(196, 198), 논리셀내 배선(194a), 논리셀 간의 배선(블록내 배선)(194b)을 제2층째의 배선층으로 형성한다. 이것에 의해, 전술한 실시예와 마찬가지의 효과를 나타낼 수 있다. 즉, 션트용 배선(190b)과 논리셀내 배선(192)을 일체로 형성할 수 있으므로 콘택트 저항을 저감할 수 있음과 동시에, 제2층째의 배선층을 논리셀내 배선(194a)에 사용하는 것으로서 기본셀 사이즈를 증대시키지 않고서 고집적화 할 수 있다.

또, 특히 한정은 되지 않지만 블록내에 있어서, 제1층째, 제2층째 및 제3층째의 배선층 각각은 같은 배선피치(1∼3㎛) 또한 같은 배선폭(0.5∼1.5㎛)으로 구성된다. 블록간을 결선하는 제2층째 및 제3층째의 배선층 각각은, 블록내의 제2층째 및 제3층째의 배선층보다도 큰 배선피치 및 큰 배선폭으로 구성된다.

이와 같이, 같은 배선층 내에 있어서도, 블록 내의 신호배선과, 블록간을 결선하는 신호배선으로서 배선피치, 배선폭을 바꾸는 것에 의해, 블록내 배선의 배선길이 보다도 길어지는 블록간을 결선하는 신호배선의 CR 정수의 증대를 방지하고, 시스템의 동작속도를 향상할 수 있다.

또, 각 블록에 전원(V_DD, V_SS)를 급전하는 블록급전 배선은 주로 제3층째 및 제4층째의 배선층으로 형성된다. 제4층째의 배선층으로 형성되는 블록간을 결선하는 신호배선은 특히 한정되지 않지만, 배선피치 3∼5㎛, 배선폭2∼4㎛로 구성된다. 또 제1층째, 제2층째, 제3층째 및 제4층째의 배선의 배선두께는 각각, 예컨대 0.3㎛, 0.6㎛, 0.6㎛, 1.2㎛이다. 제3층째의 배선은 주로 제2층째의 배선과 수직으로 뻗어있다. 제4층째는 또 제3층째의 배선과 나란하게 뻗어있다. 또, 전술한 실시예와 마찬가지로 제1층째의 배선층은, 예컨대 텅스텐등의 고융점 금속막으로 형성되며, 제2층째, 제3층째 및 제4층째의 배선층은 고융점 금속막 보다도 저항이 낮은 금속막 예컨대 알루미늄 합금막으로 형성된다.

그리고, 특히 제한되지 않지만, 콘택트 홀(200), 관통공(202)은 전기한 실시예와 마찬가지로 텅스텐이 채워넣어져 있다.

이것에 의해, 전술한 실시예와 마찬가지로, 논리셀 사이즈를 증대시키지 않고서 고집적화 할 수가 있음과 동시에, 다층배선구조에 있어서 상층의 배선층의 밑바탕 단차를 저감하고, 전기적 신뢰성을 향상할 수 있다.

그리고, 제8a도에 논리셀의 다른예인 CMOS로 형성된 3입력 NAND 회로의 평면도를 나타냄. 제8b도에 제8a도의 등가회로도를 나타냄.

다음에, 전술한 스탠다드 셀 방식을 채용하는 반도체 집적회로장치(100)의 형성방법에 대해서 제9도(프로세스 플로우도 : process flowchart)를 사용해서 간단히 설명하겠다.

먼저, 반도체 집적회로장치(100)에 탑재하는 논리를 설계하고, 논리 회로도를 작성한다.300.

다음에, 논리 회로도에 의거하여 콤퓨터를 사용하는 자동배치 배선 시스템(DA)으로 논리 회로의 배치 및 결선을 자동적으로 행한다310. 자동배치 배선 시스템에 있어서는, 처음에, 논리 회로도에 의거하여, 자동배치 배선 시스템에서 취급하는 결선정보(NET LIST)로서 이 결선정보를 자동배치 배선 시스템에 입력한다311.

다음에 자동배치 배선 시스템에 입력된 결선정보에 의거하여, 설계된 논리 회로의 자동배치 배선을 행한다320.

이 자동배치 배선 시스템320에서는, 특히 한정되지 않지만, 논리셀 라이브러리를 사용하고, 블록내의 배치 배선321, 블록의 배치322, 블록간의 배선323을 자동적으로 행하고, 논리 회로 정보를 완성시킨다.

다음에, 자동배치 배선 시스템으로 완성된 논리 회로 정보는 이 자동배치 배선 시스템에 있어서 디자인 루울에 의거하여 작성용 데이터로 변환된다340. 전술한 결선정보를 입력하는 단계311에서 이 마스크 작성용 데이터로 변환하는 단계340까지는 자동배치 배선 시스템으로 자동적으로 처리된다.

다음에, 마스크 작성용 데이터에 의거하여, 전자선(EB) 묘화(描畵) 장치로 결선용 마스크(결선패턴을 갖는 제조용 마스크)를 형성한다350.

다음에, 결선용 마스크를 사용하고, 디바이스 프로세스를 시행360 하므로서, 소정의 논리가 탑재된 반도체 집적회로장치(100)가 실질적으로 완성된다370.

이상과 같은 설명에서는 주로 본 발명자에 의해서 이루어진 발명은 그 배경으로된 이용분야인 게이트 어레이 방식 및 스탠더드 셀 방식의 반도체 집적회로장치에 적용한 경우에 대해서 설명했으나, 본 발명은 그것에 한정되는 것은 아니고, 기타의 반도체 집적회로장치에 널리 이용할 수 있다. 즉 본 발명은 적어도 MISFET를 포함한 회로소자로 구성된 셀과 다층배선구조를 갖춘 반도체 집적회로장치에 적용할 수 있다.

본원에 있어서 나타나는 발명 중, 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.

(1) MISFET로서 된 회로소자로 구성된 셀과 다층배선구조를 갖춘 반도체 집적회로장치에 있어서, MISFET의 소정의 반도체 영역(소오스·드레인 영역) 위의 거의 전역에 콘택트 홀을 형성하고, 제1층째의 배선층에 형성한 션트용 배선과 소정의 반도체 영역을 콘택트 홀을 통해서 접속하므로서, MISFET의 반도체 영역과 션트용 배선과의 접촉면적을 넓게 할 수 있으므로 MISFET의 기생 저항을 저감할 수 있으며, 반도체 집적회로장치의 고속 동작을 촉진할 수 있다. 이 경우, 셀급전 배선을 제2층째의 배선층에 형성하므로서, 반도체 집적회로장치의 집적도의 저하를 방지할 수 있다.

(2) 상기한 (1)의 반도체 집적회로장치에 있어서, 션트용 배선과 셀급전 배선을 접속하는 관통공을 콘택트 홀의 바로 위에 배치하므로서, 기본셀 면적의 증가를 방지할 수가 있으므로 그 집적도를 향상시킬 수 있다.

(3) 션트용 배선과 셀급전 배선을 접속하는 관통공을 상기 콘택트 홀의 바로 위에 배치할 때에, 상기 콘택트 홀의 내부에 텅스텐 등의 고융점 금속을 채워넣으므로서 콘택트 홀 위를 평탄화 할 수 있으므로, 관통공을 콘택트 홀의 바로 위에 배치하기 쉬워진다.

Claims

반도체 기판상에 형성된 n 채널 MISFET 및 p 채널 MISFET와, 상기 n 채널 MISFET 및 p 채널 MISFET의 상부에 형성된 제1절연막과, 상기 제1절연막 상부에 형성된 제1층째의 배선층과, 상기 제1층째의 배선층의 상부에 형성된 제2절연막과, 상기 제2절연막의 상부에 형성된 제2층째의 배선층과, 상기 제2층째의 배선층의 상부에 형성된 제3절연막과, 상기 제3절연막의 상부에 형성된 제3층째의 배선층을 갖는 반도체 집적회로서, 상기 n 채널 MISFET는 제1방향으로 복수개 배치되고, 상기 p 채널 MISFET는 상기 제1방향으로 복수개 배치되고, 상기 n 채널 MISFET와 상기 p 채널 MISFET는 상기 제1방향에 수직한 제2방향에서 번갈아 배치되고, 상기 n 채널 및 p 채널 MISFET의 게이트 길이는 상기 제1방향을 따라서 측정되고, 상기 n 채널 및 p 채널 MISFET의 게이트 폭은 상기 제2방향을 따라서 측정되고, 상기 n 채널 및 p 채널 MISFET는 각각, 게이트 전극과 상기 반도체 기판내에 소오스·드레인 영역으로서 작용하는 반도체 영역을 가지며, 상기 제1층째의 배선층은 제1배선과, 제2배선과, 제3배선을 가지며, 상기 제1배선은 상기 반도체 영역상의 거의 전역에 걸쳐서 형성됨과 동시에, 상기 반도체 영역에 전기적으로 접속되고, 상기 제2배선은 상기 반도체 영역상의 거의 전역에 걸쳐서 형성됨과 동시에, 상기 n 채널 MISFET의 반도체 영역과 p 채널 MISFET의 반도체 영역을 전기적으로 접속하도록 이들의 사이에 연장하여 형성되고, 상기 제3배선은 상기 n 채널 MISFET의 게이트 전극과 p 채널 MISFET의 게이트 전극을 전기적으로 접속하도록 이들의 사이에 연장하여 형성되고, 상기 제2층째의 배선층은 제1급전 배선과, 제2급전 배선과, 제1신호배선을 가지며, 상기 제1급전 배선은 적어도 상기 p 채널 MISFET의 반도체 영역의 일부를 덮도록, 상기 제1 및 제2배선의 상부를 상기 제1방향으로 연장하여 형성되고, 또 상기 p 채널 MISFET의 반도체 영역상의 상기 제1배선에 전기적으로 접속되고, 상기 제2급전 배선은 적어도 상기 n 채널 MISFET의 반도체 영역의 일부를 덮도록, 상기 제1 및 제2배선의 상부를 상기 제1방향으로 연장하여 형성되고, 또 상기 n 채널 MISFET의 반도체 영역상의 상기 제1배선에 전기적으로 접속되고, 상기 제1신호배선은 상기 제1급전 배선과 상기 제2급전 배선의 사이에 배치됨과 동시에, 상기 제2 및 제3배선의 상부를 상기 제1방향으로 연장하여 형성되고, 상기 제1신호배선은 적어도 상기 제2배선 또는 상기 제3배선의 한쪽에 전기적으로 접속되고, 상기 제3층째의 배선층은 제2신호배선을 가지며, 상기 제2신호배선은 상기 n 채널 MISFET 및 p 채널 MISFET의 상부에서, 상기 제2방향으로 연장하여 형성되고, 또 상기 제1신호배선에 전기적으로 접속되고, 상기 제1 및 제2신호배선은 상기 제1 및 제2방향으로 이격하여 배치된 상기 MISFET 사이를 전기적으로 접속하도록 형성되는 반도체 집적회로장치.
제1항에 있어서, 상기 제1층째의 배선층은 고융점 금속으로 구성되고, 상기 제2층째의 배선층은 알루미늄을 포함하는 금속막으로 구성되는 반도체 집적회로장치.
제1항에 있어서, 상기 반도체 집적회로장치는 게이트 어레이 방식을 채용하는 반도체 집적회로장치.
제1항에 있어서, 상기 제1절연막은 상기 MISFET의 반도체 영역 상의 거의 전체 영역에 걸쳐서 형성된 콘택트 홀을 가지며, 상기 제1 및 제2배선과 상기 MISFET의 반도체 영역은 상기 콘택트 홀을 통해 전기적으로 접속되는 반도체 집적회로장치.
제1항에 있어서, 상기 제1 및 제2배선과 상기 MISFET의 반도체 영역은 상기 제1절연막에 형성된 콘택트 홀을 통하여 전기적으로 접속되고, 상기 제1배선과 상기 제1 및 제2급진 배선은 상기 제2절연막에 형성된 관통공을 통하여 전기적으로 접속되고, 상기 관통공은 상기 콘택트 홀상에 형성되는 반도체 집적회로장치.
제1항에 있어서, 상기 제1 및 제2배선과 상기 MISFET의 반도체 영역은 상기 제1절연막에 형성된 콘택트 홀을 통하여 전기적으로 접속되고, 상기 제1배선과 상기 제1 및 제2급전 배선은 상기 제1절연막에 형성된 관통공을 통하여 전기적으로 접속되며, 상기 관통공은 상기 콘택트 홀에는 형성되지 않은 반도체 집적회로장치.
제1항에 있어서, 상기 제1 및 제2배선과 상기 MISFET의 반도체 영역은 상기 제1절연막에 형성된 콘택트 홀을 통하여 전기적으로 접속되고, 상기 콘택트 홀에는 고융점 금속이 매립되어 있는 반도체 집적회로장치.
제1항에 있어서, 상기 n 채널 MISFET 및 p 채널 MISFET는 기본셀을 구성하고, 상기 기본셀은 상기 제1 및 제2방향으로 배치되고, 상기 제1층째의 배선층은 또한 제4배선을 가지며, 상기 제4배선은 상기 n 채널 MISFET 또는 p 채널 MISFET 게이트 전극에 전기적으로 접속되고, 또한 상기 제2방향으로 인접하는 기본셀측으로 연장하고, 상기 제2층째의 배선층은 또한 제3신호배선을 가지며, 상기 제3신호배선은 상기 제2방향으로 인접하는 기본셀 사이를 상기 제1방향으로 연장하여 형성되고, 또한 상기 제4배선에 전기적으로 접속되는 반도체 집적회로장치.
제8항에 있어서, 상기 제3층째의 배선층의 상부에 형성된 제4절연막과, 상기 제4절연막의 상부에 형성된 제4층째의 배선층을 더 포함하며, 상기 제4층째의 배선층은 상기 제4신호배선을 가지며, 상기 제4신호배선은 상기 제2방향으로 연장하여 형성되고, 또한 상기 제3신호배선에 전기적으로 접속되는 반도체 집적회로장치.
제8항에 있어서, 상기 제1 및 상기 제2급전 배선의 각각의 선폭은 셀 높이의 1/4 이상인 반도체 집적회로장치.
제8항에 있어서, 상기 기본셀은 바이폴라 트랜지스터를 포함하는 반도체 집적회로장치.
제8항에 있어서, 상기 기본셀 사이를 상기 제2 및 제3층째의 배선층을 이용하여 결선함으로써 논리 블록을 구성하고, 상기 논리 블록 사이를 상기 제2 및 제3층째의 배선층을 이용하여 결선하고, 논리 블록을 구성하기 위한 상기 제2 및 제3층째의 배선폭은, 상기 논리 블록 사이를 결선하기 위한 상기 제2 및 제3층째의 배선층의 배선폭 보다도 큰 반도체 집적회로장치.
제8항에 있어서, 상기 반도체 집적회로장치는 게이트 어레이 방식을 채용하는 반도체 집적회로장치.