JPH03270268A

JPH03270268A - 半導体集積回路装置

Info

Publication number: JPH03270268A
Application number: JP7126790A
Authority: JP
Inventors: Kenichi Kikushima; 菊島　健一; Masaaki Yoshida; 正明吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-20
Filing date: 1990-03-20
Publication date: 1991-12-02
Anticipated expiration: 2014-08-16
Also published as: KR100196735B1; JP2933671B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路装置に関し、特にＭＩＳＦＥ
Ｔからなる回路素子と多層配線とを備えた論理ＬＳＩの
高速化に適用して有効な技術に関するものである。

〔従来の技術〕

マスクスライス方式により作成される半導体集積回路装
置の代表例であるゲートアレイ　（Ｇａｔｅ＾ｒｒａｙ
）　　は、あらかじめ半導体基板上に多数の基本セルを
規則的に配置しておき、ユーザの希望に合わせて上記基
本セル間を信号配線で結線することにより、所望の論理
回路を備えたＬＳＩを浴底するものである。

上記ゲートアレイのように、多層配線構造を有する半導
体集積回路装置において、外部より供給される電源は、
一対の電源配線を通じて上記半導体集積回路装置の内部
に送られる。上記一対の電源配線のうち、一方はレベル
の高い電圧（以下、単に電源電圧ｖ０とも称する）が供
給される外部電源端子に接続され、もう一方はレベルの
低い電圧（以下、単に接地電圧ＶＳＳとも称する）が供
給される外部電源端子に接続される。

上記半導体集積回路装置が形成された半導体チップの外
周部には、外部との電気的接続を採るためのポンディン
グパッドおよび選択的に入出力バッファ回路、出力バッ
ファ回路、入力バッファ回路とされる工／○セルが連続
的に配置される。上記１１０セルによって周囲を囲まれ
た内部領域（セル領域）には、複数個の基本セルが規則
的に配置される。上記１１０セル上およびセル領域上の
複数の配線層には、信号配線および電源配線が自動配置
配線システムにより配置される。上記セル領域上の第１
層目の配線層には、上記基本セルの配置に沿って各基本
セルに電源を供給する電源配線（セル給電配線）が形成
される。同じく上記セル領域上の第１層目の配線層には
、各基本セルの内部間を接続する信号配線（セル内配線
）が形成される。また、上記基本セル上の第２１目の配
線層およびさらにその上の配線層（第３層目、第４層目
など）には、基本セル間を接続する信号配線が形成され
る。なお、上記ゲートアレイについて記載された文献の
例としては、特開昭６１−２３４５号公報、特開昭６３
−４４７４２号公報、特願昭６２−１７４７　’９６号
などがある。

〔発明が解決しようとする課題〕

ゲートアレイの高集積化が進み、セル領域上に配置され
る信号配線や電源配線の配線密度が高くなると、ＭＩＳ
ＦＥＴからなる回路素子で基本セルを構成した、例えば
ＣＭＯ３（相補形ＭＩＳＦＥＴ）ゲートアレイにおいて
は、前記従来技術のように第１層目の配線層にセル給電
配線およびセル内配線を形成した場合には、上記ＭＴＳ
ＦＥＴの半導体領域（拡散層）と第１層目の配線とを接
続する接続孔（コンタクトホール）の配置に制約が生じ
、コンタクトホールを広い面積で確保することが困難に
なる。そのため、半導体領域と第１層目の配線との接触
面積を充分に確保することができなくなり、ＭＩＳＦＥ
Ｔの寄生抵抗である拡散層抵抗、コンタクト抵抗が増大
する結果、回路の高速動作が妨げられるという問題があ
る。

上記拡散層抵抗、コンタクト抵抗を低減する技術として
、ＭＩ　５ＦＥＴの半導体領域上にＷ、　ＭＯなどの高
融点金属またはそのシリサイド（ＷＳｉ、Ｍｏ５ｉ、な
ど）からなる薄膜を貼りつける、いわゆるサリサイド（
Ｓａｌｉｓｉｃｌｅ）技術が知られている。しかしこの
技術は、半導体領域上に上記薄膜を形成する際にその一
部が上記半導体領域内に食い込み、深いｐｎ接合を形成
してしまうという欠点があるため、ｐｎ接合（半導体領
域）を極力浅く形成する必要がある高集積ＭＩＳＦＥＴ
の製造プロセスには適用することができないという問題
がある。

本発明の目的は、ＭＩＳＦＥＴからなる回路素子と多層
配線構造とを備えた論理ＬＳＩの拡散層抵抗およびコン
タクト抵抗を低減し、その高速動作を促進することので
きる技術を提供することにある。

本発明の他の目的は、上記目的を達成するとともに、上
記論理ＬＳＩの集積度を向上させることのできる技術を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば下記のとおりである。

〔１）３本願の一発明は、ＭＩＳＦＥＴからなる回路素
子で構成された基本セルと多層配線構造とを備え、前記
ＭＩＳＦＥＴの所定の半導体領域上のほぼ全域：こわた
って開孔したコンタクトホールを通じて前記半導体領域
を第１層配線でンヤントするとともに、前記基本セルに
電源を供給するためのセル給電配線を第２層配線で構成
した半導体集積回路装置である。

（２）０本願の他の発明は、前記〔１）の半導体集積回
路装置において、前記第１層配線と前記第２層配線とを
接続するスルーホールを前記コンタクトホールの直上に
配置するものである。

〔３〕９本願の他の発明は、前記（２）の半導体集積回
路装置において、前記コンタクトホールの内部にタング
ステン（Ｗ）などの高融点金属を埋込むものである。

〔作　用〕

前記した手段〔１）によれば、ＭＩＳＦＥＴの所定の半
導体領域上のほぼ全域にわたって開孔したコンタクトホ
ールを通じて前記半導体領域を第１層配線でシャントす
ることにより、前記ＭＩＳＦＥＴの半導体領域と第１層
目の配線との接触面積を広くすることができるので、コ
ンタクト抵抗および拡散層抵抗を低減することができ、
ＭＩ　５ＦＥＴの寄生抵抗を低減することができる。こ
の場合、セル給電配線を第２層配線で構成することによ
り、集積度の低下が防止される。

前記した手段（２）によれば、前記′！Ｊ１層配線と前
記第２層配線とを接続するスルーホールを前記コンタク
トホールの真上に配置することにより、基本セル面積の
増加を防止することができるので、集積度を向上させる
ことができる。

前記した手段（３）によれば、前記コンタクトホールの
内部にタングステンたどの高融点金属を埋込むことによ
り、コンタクトホール上を平坦化することができるので
、前記スルーホールを前記コンタクトホールの直上に配
置し易くなる。

以下、実施例により本発明を説明する。

〔実施例〕

第３１！ｌは、本発明の一実施例である半導体集積回路
装置の全体図である。なお本図においては、説明を簡単
にするために、配線および層間絶縁膜を省略しである。

本図に示される半導体集積回路装置は、例えば４層配線
構造を有し、特に制限はされないが、半導体基板（シリ
コン単結晶チップ）１の主面の中央部にｐチャネル形Ｍ
Ｉ　５ＦＥＴとｎチャネル形ＭＩＳＦＥＴとからなる相
補形ＭＩＳＦＥＴ（ＣＭＯ５）にて形成されたゲートを
規則的に配置したＣＭＯＳゲートアレイである。上記ゲ
ートは論理回路の基本となるもので、基本セル２とも呼
ばれ、上記基本セル２を列方向に配置してセル列３が形
成され、上記セル列３を行方向に配置してセル領域４が
構成される。

本実施例のＣＭＯＳゲートアレイは、上記セル領域４内
に基本セル２が隙間なく配置された、いわゆる敷き詰め
方式（ｓｅａ　ｏｆ　ｇａｔｅｓ）と呼ばれるものであ
り、いわゆる固定チャネル方式のようにセル列間に配線
チャネル領域が存在しむい。そして上記基本セル２内お
よび基本セル２間を図示しない信号配線にて結線するこ
とにより、所望の論理回路を形成する。

上記セル領域４の周囲には、選択的に入力バッファ、出
力バッファ、または人出力バッファとされる１１０セル
５が連続的に形成され、さらにその外側の基板１外周部
には、外部との電気的接続を採るためのポンディングパ
ッド６が所定の間隔で配置される。上記Ｉ／○セル５は
相補形ＭＩＳＦＥＴからなり、例えば第１層目の配線に
て結線することにより、入力バッファ、出力バッファま
たは人出力バッファが構成される。また上記１１０セル
５により、静電破壊防止回路やクランプ回路がａｔされ
る。上記多数のポンディングパッド６のうちの幾つかは
外部から電源の供給を受けるための外部電源端子であり
、上記外部電源端子には電源電圧ＶＤＤ　（例えば５Ｖ
）あるいは接地電圧Ｖｓｓ　（例えばＯＶ）が供給され
る。上記工／○セル５の上層の、例えば第３層目および
第４層目の配線層には、上記外部電源端子に供給された
電源を上記セル領域４内に伝達するための図示しない電
源配線が形成される。

第１図は、上記第３図に示した基本セル２およびその上
層の配線層の詳細図である。なお本図においては、説明
を簡単にするために各配線層間の層間絶縁膜を省略しで
ある。

上記基本セル２は、ｎ形つエル領域７上に形成された４
個のｐチャネル形ＭＩＳＦＥＴ　（Ｐ、、Ｐｉ　Ｐ　３
．Ｐｓ）と、ｐ形つエル領域８上に形成された４個のｎ
チャネル形Ｍ　Ｉ　Ｓ　Ｆ　ＥＴ　（Ｎ、、　Ｎ２．　
Ｎ３゜Ｎ４）とを備えた相補形ＭＩ　５ＦＥＴ　（ＣＭ
Ｏ３ＦＥＴ）にて構成される。上記ｐチャネル形ＭＩＳ
Ｆ　ＥＴ　（Ｐｌ、　Ｐａ、　Ｐａ、　Ｐａ）は、フィ
ールド絶縁膜４９によって周囲を囲まれた活性領域内に
互いに並行して形成された５個のｎ形半導体領域９，１
０，１１，１２．１３および４個のゲート電極１４．１
５，１６．１７からなり、上記ｎチャネル形Ｍ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　（Ｎ、、　Ｎ、、　Ｎ、、　Ｎ、）は、
フィールド絶縁膜４９によって周囲を囲まれた活性領域
内に互いに並行して形成された５個のｎ形半導体領域１
８，１９，２０，２１．２２および４個のゲート電極２
３．２４．２５．２６からなる。

上記基本セル２の上層に形成された第１層配線は、上記
ｎチャネル形ＭＩＳＦＥＴ、ｐチャネル形ＭＩＳＦＥＴ
のそれぞれの所定の半導体領域をシャントするための配
線（シャント用配線）、基本セル２の内部間を接続する
セル内配線および基本セル間を接続する信号配線を構成
する。例えば本図に示す基本セル２の場合は、ｐチャネ
ル形ＭＩＳＦＥＴのｎ形半導体領域１０にシャント用配
線２７が、ｎ形半導体領域１３にシャント用配線２８が
それぞれ接続される。またｎチ十ネル形ＭＩＳＦＥＴの
ｎ形半導体領域１９．２０，２１゜２２のそれぞれにシ
ャント用配線２９．３０．３１．３２が接続される。上
記シャント用配線２７゜２８は、上記ｎ形半導体領域１
０．１３上のほぼ全域にわたって開孔されたコンタクト
ホール３３゜３３を通じてそれぞれのｎ形半導体領域１
０．１３に接続される。上記シャント用配線２９〜３２
は、上記ｎ形半導体領域１９〜２２上のほぼ全域にわた
って開孔されたコンタクトホール３３，３３．３３．３
３を通じてそれぞれのｎ形半導体領域１９〜２２に接続
される。上記コンタクトホール３３のそれぞれは、第１
図では図示しない絶縁膜５１を開孔して形成される。こ
れにより、上記シャント用配線２７〜３２と半導体領域
１０．１３１９〜２２とは互いに広い面積で接触するこ
とになる。また、上記シャント用配線２７〜３２が形成
されていない他の配線チャネルを利用してセル内配線３
４，３５，３６．３７および信号配線５８，５９．６０
が形成される。上記セル自記′ａ３４は、絶縁膜５１に
開孔したコンタクトホール３３を通じてｐチャネル形Ｍ
ＩＳＦＥＴＰａのゲート電極１５とｎチャネル形Ｍ　Ｉ
　Ｓ　Ｆ　ＥＴＮ２のゲート電極２４とを接続する。上
記セル内配線３６は、コンタクトホール３３を通じてｐ
チャネル形Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｐ　ｓ　のゲート
電極１６とｎチャネル形Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＮ３　の
ゲート電極２５とを接続し、上記セル自記！ｓ３７は、
コンタクトホール３３を通じてｐチャネル形ＭＩＳＦＦ
ＴＰ、のゲート電極１７とｎチャネル形ＭＩＳＦＥＴＮ
、のゲート電極２６とを接続する。上記セル内配線３５
は、上記シャント用配線２７．３０および３２と一体に
形成され、ｎ形半導体領域１０、ｎ形半導体領域２０．
２２間を接続する。一方、信号配線５８は、絶縁膜５１
に開孔したコンタクトホール３３を通じてｐチャネル形
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｐ　２　のゲート電極１５に
接続され、信号配線５９は、コンタクトホール３３を通
じてｐチャネル形ＭＩＳＦＥＴＰ３　のゲート電極１６
に接続され、信号配線６０は、コンタクトホール３３を
通じてｐチャネル形ＭＩＳＦＥＴＰ、のゲート電極１７
に接続される。

このように本実施例では、ＣＭＯＳゲートアレイの基本
セル２を構成するｎチャネル形ＭＩＳＦＥＴ％ｐチャネ
ル形ＭＩＳＦＥＴの所定の半導体領域上のほぼ全域にわ
たってコンタクトホール３３を開孔し、第１層目の配線
層に形成したシャント用配線と上記所定の半導体領域と
を上記コンタクトホール３３を通じて接続する。これに
より、上記シャント用配線と上記所定の半導体領域とが
互いに広い面積で接触するので、コンタクト抵抗および
拡散層抵抗が低減され、ＭＩＳＦＥＴの寄生抵抗を低減
することができるので、ＣＭＯＳゲートアレイの高速動
作を促進することができる。

上記第１層目の配線層の上層の第２層目の配線層には、
上記基本セル２の所定のｐチャネル形ＭＩＳＦＥＴおよ
びｎ形つエル領域７に電源電圧ＶＤ［ｌを供給するセル
給電配線３８、上記基本セル２の所定のｎチャネル形Ｍ
ＩＳＦＥＴおよびｐ形つエル領域８に接地電圧Ｖ　ｓ　
ｓを供給するセル給電配線３９がそれぞれ形成される。

また上記セル給電配線（３８，３９）が形成されていな
い他の配線チャネルを使用して基本セル間を接続する信
号配線４０〜４５が形成される。信号配＠４０は、スル
ーホール４６を通じて第１層目の信号配線５８に接続さ
れる。信号配線４１．４２のそれぞれは、スルーホール
４６．４６を通じて第１層目の信号配線５９．６９にそ
れぞれ接続される。上記一対のセル給電配線（３８，３
９）は、上記信号配線（４０〜４５〉よりも幅の広い配
線で構成され、前記第３図に示すセル列３に沿って並行
に延在する。例えば本図に示す基本セル２の場合、上記
セル給電配線３８（ＶＩＤ）は、スルーホール４６を通
じてシャント用配線２８に接続される。すなわち上記セ
ル給電配線３８は、スルーホール４６、シャント用配線
２８、コンタクトホール３３を通じてｎ形半導体領域１
３に接続される。一方、上記セル給電配線３９（ｖｓｓ
）は、スルーホール４６．４６を通じてシャント用配＊
２９．３１のそれぞれに接続される。すなわち上記セル
給電配線３９は、スルーホール４６、シャント用配線２
９、コンタクトホール３３を通じてｎ形半導体領域１９
に接続され、スルーホール４６、シャント用配線３１、
コンタクトホール３３を通じてｎ形半導体領域２１に接
続される。上記セル給電配置１（３８，３９）とシャン
ト用配線（２７，２Ｂ、２９゜３１）とを接続するスル
ーホール４６は、コンタクトホール３３の直上に配置さ
れる。また上記セル給電配線３８（ＶＤＩ）は、スルー
ホール４６を通じてｎ形つエル領域７に給電を行う。上
記セル給電配線３８は、絶縁膜５１を開孔してｎ形つエ
ル領域７に達するように形成したコンタクトホール３３
、第１層目の配線層に形成したシャント用配線６１、シ
ャント用配線６１上に形成したスルーホール４６を通じ
てｎ形つエル領域７に給電を行う。一方、上記セル給電
配線３９（Ｖｓｓ）は、スルーホール４６を通じてｐ形
つエル領域８に電源を供給する。上記セル給電配線３９
　（Ｖｓｓ）は、ＩＩＡ縁膜５１を開孔してｐ形つエル
領域８に達するように形成したコンタクトホール３３、
第１層目の配線層に形成したシャント用配線６１、シャ
ント用配置１６１上に形成したスルーホール４６を通じ
てｐ形つエル領域８に電源を供給する。上記セル給電配
線（３８，３９）とシャント用配置！６１とを接続する
スルーホール４６は、コンタクトホール３３の直上に配
置される。

このように本実施例では、セル給電配線３８゜３９およ
び基本セル間を接続する信号配４１４０〜４５を第２層
目の配線層に形成する。その際、セル給電配線３８．３
９とシャント用配線とを接続するスルーホール４６をコ
ンタクトホール３３の直上に配置し、上記スルーホール
４６、シャント用配線、コンタクトホール３３を通じて
半導体領域に電源を供給する。これにより、基本セル２
０面積の増加を防止することができるので、ＣＭＯＳゲ
ートアレイの集積度を向上させることができる。

上記第２層目の配線層の上層の第３層目の配線層には、
基本セル間を接続する信号配線４７が形成される。上記
信号配線４７は、上記第２層目の配線層に形成されるセ
ル給電配置！３８．３９および信号配線４０〜４５と直
交する方向に形成される。上記信号配線４７は、スルー
ホール６２を通じて上記第２層目の信号配線４４に接続
される。

上記第３層目の配線層の上層の第４層目の配線層には、
基本セル間を接続する信号配線４８が形成される。上記
信号配線４８は、上記第３層目の配線層に形成される信
号配１Ｉ４７と直交する方向に形成される。すなわち上
記信号配線４８は、第２層目の配線層に形成されるセル
給電配線３８゜３９および信号配線４０〜４５と並行し
て形成される。上記信号配線４８は、スルーホール６３
を通じて上記第３層目の信号配線４７に接続される。

第２図は、上記第１図の■−■線における基本セル２の
断面図である。

ｐ−形シリコン単結晶からなる半導体基板（チップ）１
に形成されたｎ形つエル領域７の主面のフィールド絶縁
膜４９によって周囲を囲まれた活性領域には、５個のｐ
形半導体領域９．１０．１１．１２．１３および４個の
ゲート電極１４．１５．１６．１７からなるｐチャネル
形ＭＩＳＦＥＴ　（Ｐ　ｒ−Ｐａ、　Ｐａ、　Ｐ４）が
形成されている。

上記ｐ形半導体領域９．１０．１１．１２．１３のそれ
ぞれは、ｐ形不純物が高濃度に導入されたｐ゛形半導体
領域９ａ、１０ａ、ｌｌａ、１２ａ。

１３ａとｐ形不純物が低濃度に導入されたｐ〜形半導体
領域９ｂ、１０ｂ、ｌｌｂ、１２ｂ、１３ｂとで構成さ
れた、いわゆるＬ　Ｄ　Ｄ（ｌｉｇｈｔｌｙ　ｄｏｐｅ
４　ｄｒａｉｎ）構造を有している。上記ゲート電極１
４．１５，１６．１７は、低抵抗ポリシリコンからなる
導電膜または上記低抵抗ポリシリコンとシリサイド（Ｗ
Ｓ　ｉ２．Ｍｏ　Ｓ　ｉ、など）とを積層した複合導電
膜（ポリサイド）からなる。上記ゲート電極１４，１５
，１６．１７のそれぞれの側壁には、上記ＬＤＤ構造を
形成するためのサイドウオールスペーサ５０が形成され
ている。

ｐ形半導体領域１０には、ｐチャネル形ＭＩＳＦ　Ｅ　
Ｔ　（ＰＩ、　Ｐ２．　ＰＩ、　Ｐ、）の上層に堆積し
た絶縁膜５１の一部を開孔して形成したコンタクトホー
ル３３を通じてシャント用配線２７が接続されている。

ｐ形半導体領域１３には、上記絶縁膜５１の他の一部を
開孔して形成したコンタクトホール３３を通じてシャン
ト用配線２８が接続されている。上記シャント用配線２
７．２８は、例えばタングステン膜、アルミニウム（Ａ
ｊす合金膜などからなる。上記２個のコンタクトホール
３３のそれぞれは、その内部にタングステン膜５２を埋
込んでその上面を平坦化している。上記タングステン膜
５２の埋込みは、選択ＣＶＤ法を用いて行われる。ある
いは、上記絶縁膜５１上の全面に堆積したタングステン
膜をエッチバックすることによって上記埋込みを行って
もよい。

このように本実施例では、コンタクトホール３３の内部
にタングステン膜５２を埋込むことによってその上面を
平坦化する。これにより、上記シャント用配線２７．２
８とセル給電配線３８とを接続するスルーホール４６を
上記コンタクトホール３３の直上に配置することができ
る。

上記シャント用配線２７．２８が形成された第１層目の
配線層の上層には、第１の層間絶縁膜５３が堆積されて
いる。上記シャント用配線２７゜２８は、タングステン
膜５２の埋込みによってその上面を平坦化したコンタク
トホール３３上に形成されているので、上記シャント用
配線２７．２８上の層間絶縁膜５３と絶縁膜５１上の層
間絶縁膜５３との段差は極めて僅かである。

上記シャント用配線２８には、上記層間絶縁膜５３の一
部を開孔して形成したスルーホール４６を通じてセル給
電配線３８が接続されている。第２層目の配線層に形成
された上記セル給電配線３８は、例えばアルミニウム合
金膜からなる。上記スルーホール４６は、その内部にタ
ングステン膜５４を埋込んでその上面を平坦化している
。上記タングステン膜５４の埋込みは、選択ＣＶＤ法を
用いて行われる。あるいは、上記層間絶縁膜５３上の全
面に堆積したタングステン膜をエッチバックすることに
よって上記埋込みを行ってもよい。

上記セル給電配線３８は、タングステン膜５４の埋込み
によってその上面を平坦化したスルーホール４６上に形
成されているので、その段差は極めて僅かである。

上記セル給電配線３８が形成された第２層目の配線層の
上層には、第２の眉間絶縁膜５５が堆積され、上記層間
絶縁膜５５の上層には、信号配線４７が形成されている
。上記信号配線４７が形成された第３層目の配線層の上
層には、第３の層間絶縁膜５６が堆積され、上記層間絶
縁膜５６の上層には、信号配線４８が形成されている。

上記信号配線４８が形成された第４層目の配線層の上層
には、表面保護膜（パッンベーンヨン膜）５７が堆積さ
れている。

以上、本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能であることはいうまでもない。

前記実施例では、ＭＩＳＦＥＴの所定の半導体領域上の
ほぼ全域にわたって開孔した大径のコンタクトホールを
通じて前記半導体領域を第１層配線でシャントしたが、
例えば第４図に示すように、ＭＩＳＦＥＴの所定の半導
体領域（１０，１３゜１９〜２２）上のほぼ全域に小径
のコンタクトホール３３を多数開孔し、これによって第
１層目の配線層に形成したシャント用配線（２７〜３２
）と上記所定の半導体領域（１０，１３，１９〜２２）
のそれぞれを接続してもよい。この場合も、上記シャン
ト用配線（２７〜３２）と第２層目の配線層に形成した
セル給電配線（３８，３９）とを接続するスルーホール
４６は、上記小径のコンタクトホール３３の直上に形成
すればよい。

前記実施例のＣＭＯＳゲートアレイは、敷き詰め方式と
なっているが、必ずしもこれに限定されるものではなく
、固定チャネル方式のものを採用することもできる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＣＭＯＳゲートア
レイ方式の半導体集積回路装置に適用した場合について
説明したが、本発明はそれに限定されるものではなく、
その他の半導体集積回路装置に広く利用することができ
る。すなわち本発明は、少なくともＭＩＳＦＥＴからな
る回路素子で構成された基本セルと多層配線構造とを備
えた半導体集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

（１）、ＭＩＳＦＥＴからなる回路素子で構成された基
本セルと多層配線構造とを備えた半導体集積回路装置に
おいて、前記ＭＩＳＦＥＴの所定の半導体領域上のほぼ
全域にわたってコンタクトホールを開孔し、第１層目の
配線層に形成したシャント用配線と上記所定の半導体領
域とを前記コンタクトホールを通じて接続することによ
り、前記ＭＩＳＦＥＴの半導体領域とシャント用配線と
の接触面積を広くすることができるので、前記ＭＩ　５
ＦＥＴの寄生抵抗を低減することができ、前記半導体集
積回路装置の高速動作を促進することができる。この場
合、セル給電配線を第２層目の配線層に形成することに
より、前記半導体集積回路装置の集積度の低下を防止す
ることができる。

（２）、前記（１）の半導体集積回路装置において、前
記シャント用配線と前記セル給電配線とを接続するスル
ーホールを前記コンタクトホールの真上に配置すること
により、基本セル面積の増加を防止することができるの
で、その集積度を向上させることができる。

（３）、前記シャント用配線と前記セル給電配線とを接
続するスルーホールを前記コンタクトホールの真上に配
置する際に、前記コンタクトホールの内部にタングステ
ンなどの高融点金属を埋込むことにより、前記コンタク
トホール上を平坦化することができるので、前記スルー
ホールを前記コンタクトホールの直上に配置し易くなる
。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
の基本セルを示す平面図、第２図は、第１図の■−■線における断面図、第３図は
、この半導体集積回路装置の全体平面図、第４図は、本発明の他の実施例である半導体集積回路装
置の基本セルを示す平面図である。１・・・半導体基板（チップ）、２・・・基本セル、３
・・・セル列、４・・・セル領域、５・・・１１０セル
、６・・・ボンデインクハツト、７・・・ｎ形つエル領
域、８・・・ｐ形つエル領域、９．１０．１１．１２．
１３・・・ｐ形半導体領域、１４．１５．１６．１７，
２３，２４゜２５．２６・・・ゲート電極、１８．１９
．２０゜２１．２２・・・ｎ形半導体領域、２７，２８
゜２９．３０，３１，３２．６１・・・シャント用配線
、３３・・・コンタクトホール、３４．３５゜３６．３
７・・・セル内配線、３８．３９・・・セル給電配線、
４０．４１．４２．４３．４４゜４５．４７，４８，５
８．５９．６０・・・信号配線、４６，６２．６３・・
・スルーホール、４９・・・フィールド絶縁膜、５０・
・・サイドウオールスペーサ、５１・・・絶縁膜、５２
．５４・・・タングステン膜、５３．５５．５６・・・
層間絶縁膜、５７・・・表面保護膜。

Claims

【特許請求の範囲】１、ＭＩＳＦＥＴからなる回路素子で構成された基本セ
ルと多層配線構造とを備え、前記ＭＩＳＦＥＴの所定の
半導体領域上のほぼ全域にわたって開孔したコンタクト
ホールを通じて前記半導体領域を第１層配線でシャント
するとともに、前記基本セルに電源を供給するセル給電
配線を第２層配線で構成したことを特徴とする半導体集
積回路装置。２、前記第１層配線と前記第２層配線とを接続するスル
ーホールを前記コンタクトホールの直上に配置したこと
を特徴とする請求項１記載の半導体集積回路装置。３、前記コンタクトホールの内部に高融点金属を埋込む
ことを特徴とする請求項２記載の半導体集積回路装置。