JPS60136332A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60136332A JPS60136332A JP58243891A JP24389183A JPS60136332A JP S60136332 A JPS60136332 A JP S60136332A JP 58243891 A JP58243891 A JP 58243891A JP 24389183 A JP24389183 A JP 24389183A JP S60136332 A JPS60136332 A JP S60136332A
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- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 229920005591 polysilicon Polymers 0.000 claims abstract description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 238000004806 packaging method and process Methods 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
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- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 21
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- 239000011229 interlayer Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はゲートアレイやその他の論理回路用半導体装置
に関するものである。
に関するものである。
ゲートアレイやその他の論理回路用半導体装置では、半
導体チップの主面上に形成した多数個のセル（回路素子
）間を適宜に配線することにより所望の回路を得ること
ができるようになっている。
導体チップの主面上に形成した多数個のセル（回路素子
）間を適宜に配線することにより所望の回路を得ること
ができるようになっている。
例えば、第１図は従来の一般的なゲートアレイの概略図
であり、半導体チップ１の主面には多数個のセルからな
るセル列２を適宜間隔をおいて並列配設し、各セル相互
間の接続を行なうためのセル間配線をこれらセル列２間
に形成されたチャネル領域３に延設するように構成して
いる（特開昭５７−２１１２４８号公報）。これは、各
セルにおけるセル内配線をポリシリコン層、第１のＡ１
層にて行なっているためにその表面の平坦性が悪く、し
たがってこの上に更に多層のセル間配線層（Ｍ層等）を
形成すると平坦性が更に悪化して良好な配線ができなく
なるためである。
であり、半導体チップ１の主面には多数個のセルからな
るセル列２を適宜間隔をおいて並列配設し、各セル相互
間の接続を行なうためのセル間配線をこれらセル列２間
に形成されたチャネル領域３に延設するように構成して
いる（特開昭５７−２１１２４８号公報）。これは、各
セルにおけるセル内配線をポリシリコン層、第１のＡ１
層にて行なっているためにその表面の平坦性が悪く、し
たがってこの上に更に多層のセル間配線層（Ｍ層等）を
形成すると平坦性が更に悪化して良好な配線ができなく
なるためである。
しかしながら、本発明者の検討によれば、この構成では
セル間配線の線幅や本数等から計算されるチャネル領域
３０面積は、チップ１の肩効面積０７０％を占めること
になり、その分セルが占める面積が少なくなる。このた
め、セル２が小型化し、て駆動能力の低下を生じ、或い
はセルの実装密度の低下やチップの大型化を生じるとい
う問題がある。
セル間配線の線幅や本数等から計算されるチャネル領域
３０面積は、チップ１の肩効面積０７０％を占めること
になり、その分セルが占める面積が少なくなる。このた
め、セル２が小型化し、て駆動能力の低下を生じ、或い
はセルの実装密度の低下やチップの大型化を生じるとい
う問題がある。
なお、この対策としてチャネル領域を設けることなくチ
ップの略全面にセルを配設する一方、使用しないセル上
面をチャネル領域に利用してセル間配線を施す構造も考
えられているが、セル間配線が限定されて配線設泪に制
約を受けると共に、使用するセル数にも限定を受けて実
装密度を向上することは難かしい。
ップの略全面にセルを配設する一方、使用しないセル上
面をチャネル領域に利用してセル間配線を施す構造も考
えられているが、セル間配線が限定されて配線設泪に制
約を受けると共に、使用するセル数にも限定を受けて実
装密度を向上することは難かしい。
本発明の目的はチップに形成したセルの全部の使用を口
ｊ能にうる一方でセル間配線には何等の制約を受けるこ
となく、これによりセルの実装密度を向上すると共にセ
ルの駆動能力の向上とチップの小型化を達成する半導体
装置を提供することにある。
ｊ能にうる一方でセル間配線には何等の制約を受けるこ
となく、これによりセルの実装密度を向上すると共にセ
ルの駆動能力の向上とチップの小型化を達成する半導体
装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な４′！ｉ
−徴は、本明細書の記述および添付図面からあきらかに
なるであろう。
−徴は、本明細書の記述および添付図面からあきらかに
なるであろう。
本願において開示される発明のうち代弐的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、チップの主面にチャネル領域を設けることな
くセルを配設すると共に、セル内配線をポリシリコン又
は第１層目のＡ！とで行ない、かつセルの上面にＡ２か
らなるセル間配線を施すことにより、全てのセルを有効
に駆動し得る一方でセル間配線の制約をなくし、実装密
度の向上やチップの小型化を達成するものである。
くセルを配設すると共に、セル内配線をポリシリコン又
は第１層目のＡ！とで行ない、かつセルの上面にＡ２か
らなるセル間配線を施すことにより、全てのセルを有効
に駆動し得る一方でセル間配線の制約をなくし、実装密
度の向上やチップの小型化を達成するものである。
第２図ないし第４図は本発明の一実施例を示し、ＣＭＯ
Ｓセルを用いたゲートアレイに適用した例である。第２
図に示すように、このゲートアレイ１０はチップ１１０
周辺に配設したポンディングパッド１２の内側位置の略
全領域にセル１３を行列状に形成し、新開チャネル領域
は全く形成していない。そして、その上でセル１３０表
面上部に模式的に示すＸ方向、Ｙ方向のセル間配線１４
゜１５を形成しているのである。
Ｓセルを用いたゲートアレイに適用した例である。第２
図に示すように、このゲートアレイ１０はチップ１１０
周辺に配設したポンディングパッド１２の内側位置の略
全領域にセル１３を行列状に形成し、新開チャネル領域
は全く形成していない。そして、その上でセル１３０表
面上部に模式的に示すＸ方向、Ｙ方向のセル間配線１４
゜１５を形成しているのである。
第３図および第４図にセル１３を示す。半導体基板、例
えばｎ型半導体基板１６の主面には絶縁分離層】７によ
って分離されたｐウェル１８とｎウェル１９を形成する
と共に、各ウェル１８．１９内に夫々ソース領域２０．
２１とドレイン領域２２゜２３を形成し、かつ酸化膜２
４上にゲート２５゜２６を形成してｎＭＯＳトランジス
タＱ、とｐＭ０ＳトランジスタＱ、を構成している。前
記ゲー）２５，２６はセル内配線の一部としてポリシリ
コンあるいはＭｏ、Ｗなどの高融点メタルにより形成さ
れる。また、前記ｎＭＯ８）ランジスタＱ。
えばｎ型半導体基板１６の主面には絶縁分離層】７によ
って分離されたｐウェル１８とｎウェル１９を形成する
と共に、各ウェル１８．１９内に夫々ソース領域２０．
２１とドレイン領域２２゜２３を形成し、かつ酸化膜２
４上にゲート２５゜２６を形成してｎＭＯＳトランジス
タＱ、とｐＭ０ＳトランジスタＱ、を構成している。前
記ゲー）２５，２６はセル内配線の一部としてポリシリ
コンあるいはＭｏ、Ｗなどの高融点メタルにより形成さ
れる。また、前記ｎＭＯ８）ランジスタＱ。
とｐＭＯ８）ランジスタＱ、とでＣＭＯ８を構成すべく
、ＰＳＧ等の層間絶縁膜２７上に第１の金属配線として
の第１Ａ１層２８を形成し、コンタクトホールを介して
前記ソース領域２２．ドレイン領域２３．ゲート２６に
接続し、セル内配線を行なう。
、ＰＳＧ等の層間絶縁膜２７上に第１の金属配線として
の第１Ａ１層２８を形成し、コンタクトホールを介して
前記ソース領域２２．ドレイン領域２３．ゲート２６に
接続し、セル内配線を行なう。
一方、前記第１ＡＪＭ２８上にはバイアススパッタ法に
よる酸化膜あるいはプラズマＣＶＤ法による酸化シリコ
ン酸化膜（Ｐ −５ｉｆｔ ）により絶縁膜２９を形成
し、その表面ＫＸ方向のセル間配線（１４）の第２Ａ−
ｇ層３０を形成し、スルーホールを介して前記第１Ａ詔
層２８やソース領域２１等のセル内配線に接続する。こ
のとぎ、絶縁膜２９はバイアススパッタ法を利用してい
る１こめ表面は平坦に形成され、したがって第２の金属
配線としての第２ＡＪ層３０も平坦に形成される。更に
、前記第２ＡＡ層３０上には同様にバイアススパッタ法
によりＳ ｒ Ｃ１を膜３】を絶縁膜として形成し、そ
の表面にＸ方向に直交する方向であるＹ方向のセル間配
線（１５）の第３の金属配線としての第３Ａ−ｅ層３２
を形成し、スルーホールを介して前記ソース領域２１等
に接続する。この賜金にも、絶縁膜３１はバイアススパ
ッタ法で形成していることから表面は平坦であり、表面
凹凸によるＡ！配線の段切れが第３Ａ７層３２に生じる
こともない。
よる酸化膜あるいはプラズマＣＶＤ法による酸化シリコ
ン酸化膜（Ｐ −５ｉｆｔ ）により絶縁膜２９を形成
し、その表面ＫＸ方向のセル間配線（１４）の第２Ａ−
ｇ層３０を形成し、スルーホールを介して前記第１Ａ詔
層２８やソース領域２１等のセル内配線に接続する。こ
のとぎ、絶縁膜２９はバイアススパッタ法を利用してい
る１こめ表面は平坦に形成され、したがって第２の金属
配線としての第２ＡＪ層３０も平坦に形成される。更に
、前記第２ＡＡ層３０上には同様にバイアススパッタ法
によりＳ ｒ Ｃ１を膜３】を絶縁膜として形成し、そ
の表面にＸ方向に直交する方向であるＹ方向のセル間配
線（１５）の第３の金属配線としての第３Ａ−ｅ層３２
を形成し、スルーホールを介して前記ソース領域２１等
に接続する。この賜金にも、絶縁膜３１はバイアススパ
ッタ法で形成していることから表面は平坦であり、表面
凹凸によるＡ！配線の段切れが第３Ａ７層３２に生じる
こともない。
３３はファイナルパッシベーションである。以上の構成
によりセルとして形成した一例として３人力ＮＡＮＤ回
路を第３図に示した。バイアススパッタ法により層間絶
縁膜２９．３１を夫々形成しているので６膜２９，３１
の表面の平坦化を向上し、夫々の表面上に形成するセル
間配線としての第２Ａ−ｅ層３０．第３Ａ７層３２０段
切れ等を防止する。
によりセルとして形成した一例として３人力ＮＡＮＤ回
路を第３図に示した。バイアススパッタ法により層間絶
縁膜２９．３１を夫々形成しているので６膜２９，３１
の表面の平坦化を向上し、夫々の表面上に形成するセル
間配線としての第２Ａ−ｅ層３０．第３Ａ７層３２０段
切れ等を防止する。
これにより、セル１３の領域上にセル内配線のみならず
セル間配線をも形成できることとなり、チャネル領域を
設ける必要は全くない。したがって、チップ１１の略全
域にセル１３を形成でき、しかもこのセル１３を全て駆
動させることが可能となる。このため、セルの実質的な
論理ゲート数を増大して実装密度の増大を図ると共に、
同一容量であればその分セルを大きくして駆動能力を上
げ高速化できる。換言すればチップの小型化を実現する
ことができる。
セル間配線をも形成できることとなり、チャネル領域を
設ける必要は全くない。したがって、チップ１１の略全
域にセル１３を形成でき、しかもこのセル１３を全て駆
動させることが可能となる。このため、セルの実質的な
論理ゲート数を増大して実装密度の増大を図ると共に、
同一容量であればその分セルを大きくして駆動能力を上
げ高速化できる。換言すればチップの小型化を実現する
ことができる。
（１）セル内配線をポリシリコンや人１等にて形成し表
面の平坦化を図ってセル上への第２ＡＪ層。
面の平坦化を図ってセル上への第２ＡＪ層。
第３ＡＡ層等のセル間配線しているｔこめ、これにより
セルの実装密度の向上を達成できる。
セルの実装密度の向上を達成できる。
（２１セル上に形成する眉間絶縁膜をバイアススパッタ
法により形成しているので、表面の平坦化を更に同上し
て第２ＡＪ３１ｆＡや第３Ａ４層の信頼性を向上り１、
セル上へのセル間配線を助長する。
法により形成しているので、表面の平坦化を更に同上し
て第２ＡＪ３１ｆＡや第３Ａ４層の信頼性を向上り１、
セル上へのセル間配線を助長する。
（３１セル上でのセル間配線を０１能にすることにより
、セルの実装密度の向上を図り、これ和よりセルの大型
化を図って駆動能力を上げ高速化を達成する。
、セルの実装密度の向上を図り、これ和よりセルの大型
化を図って駆動能力を上げ高速化を達成する。
（４）セルの実装密度の向上により、チップの小型化を
達成する。
達成する。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、セルは０Ｍ
Ｏ８）：？ンジスタ以外の単一チャンネル型ＭＵＳ）ラ
ンジスタあるいはバイポーラトランジスタであってもよ
く、また具体的なセル構造や配線パターンは任意に変更
できる。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、セルは０Ｍ
Ｏ８）：？ンジスタ以外の単一チャンネル型ＭＵＳ）ラ
ンジスタあるいはバイポーラトランジスタであってもよ
く、また具体的なセル構造や配線パターンは任意に変更
できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるゲートアレイに適用
し、た場合について説明したが、それに限定されるもの
ではなく、他の論理回路全般に適用することができる。
をその背景となった利用分野であるゲートアレイに適用
し、た場合について説明したが、それに限定されるもの
ではなく、他の論理回路全般に適用することができる。
第１図は従来のゲートアレイの概略平面図、第２図は本
発明のゲートアレイの抑り略平面図、第３図はセルの拡
大平面図、 第４図は第３図のＩＶ −１Ｖ線に相当する断面図であ
る。 １０・・・ゲートアレイ、１１・・・チップ、１３・・
・セル、１４・・・Ｘ方向のセル間配線、１５・・・Ｙ
方向のセル間配線、１６・・・基板、２５．２６・・・
ゲート、２８・・・第１Ａ−ｅ層、２９・・・絶縁膜、
３０・・・第２Ｍ層（セル間配線）、３１・・・絶縁膜
、３２・・・第３ＡＡ層（セル間配線）、Ｑ、、Ｑ、・
・・ＭＯＳトランジ第 １ 図 第 ２ 図 第 ３ 図 ２５ 第 ４ 図
発明のゲートアレイの抑り略平面図、第３図はセルの拡
大平面図、 第４図は第３図のＩＶ −１Ｖ線に相当する断面図であ
る。 １０・・・ゲートアレイ、１１・・・チップ、１３・・
・セル、１４・・・Ｘ方向のセル間配線、１５・・・Ｙ
方向のセル間配線、１６・・・基板、２５．２６・・・
ゲート、２８・・・第１Ａ−ｅ層、２９・・・絶縁膜、
３０・・・第２Ｍ層（セル間配線）、３１・・・絶縁膜
、３２・・・第３ＡＡ層（セル間配線）、Ｑ、、Ｑ、・
・・ＭＯＳトランジ第 １ 図 第 ２ 図 第 ３ 図 ２５ 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップの主面に配線用チャネル領域を設ける
ことなく複数のセルを行列状に配設し、ポリシリコンや
第１層の金属配線からなるセル内配線を施すと共に、前
記セル上に第２層および第３層の金属配線からなるセル
間配線を多層に形成したことを特徴とする半導体装置。 ２、セル内配線やセル間配線の各配線間を絶縁する絶縁
膜をバイアススパッタ法により形成してその表面を平坦
化してなる特許請求の範囲第１項記載の半導体装置。 ３、第２層の金属配線は第１の方向に延在し、第
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243891A JPS60136332A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243891A JPS60136332A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136332A true JPS60136332A (ja) | 1985-07-19 |
Family
ID=17110525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243891A Pending JPS60136332A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136332A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156336A (ja) * | 1986-12-17 | 1988-06-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｖｌｓｉチツプの設計方法 |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
-
1983
- 1983-12-26 JP JP58243891A patent/JPS60136332A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63156336A (ja) * | 1986-12-17 | 1988-06-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Ｖｌｓｉチツプの設計方法 |
| US5016080A (en) * | 1988-10-07 | 1991-05-14 | Exar Corporation | Programmable die size continuous array |
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