JPS6381946A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6381946A JPS6381946A JP61225958A JP22595886A JPS6381946A JP S6381946 A JPS6381946 A JP S6381946A JP 61225958 A JP61225958 A JP 61225958A JP 22595886 A JP22595886 A JP 22595886A JP S6381946 A JPS6381946 A JP S6381946A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- H01L27/11807—CMOS gate arrays
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、マスクスライス
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
マスクスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成することができる。
マスタウェーハは、一つ又は直列接続された複数のＭ
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
基本セルは１例えば、ＰチャネルＭ Ｉ Ｓ ＦＥＴと
ｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴ
で構成される。前記基本セル列は、配線形成領域を介在
させ９行方向に所定の間隔で複数配置されている。この
ように構成される。マスタスライス方式を採用する半導
体集積回路装置は、ユーザの依頼に対して短時間で製品
を完成させることができる特徴がある。
ｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴ
で構成される。前記基本セル列は、配線形成領域を介在
させ９行方向に所定の間隔で複数配置されている。この
ように構成される。マスタスライス方式を採用する半導
体集積回路装置は、ユーザの依頼に対して短時間で製品
を完成させることができる特徴がある。
前記基本セル上部には、論理回路、記憶回路等を形成し
易くするため、基本セル列が延在する列方向に、ｆｆｉ
源配線を延在させている。電源配線は。
易くするため、基本セル列が延在する列方向に、ｆｆｉ
源配線を延在させている。電源配線は。
ｐチャネルＭＩＳＦＥＴ上部を延在する電源電圧用配線
と、ｎチャネルＭ Ｉ Ｓ ＦＥＴ上部を延在する基準
電圧用配線とで構成されている。電源電圧用配線はｎ型
半導体基板に、基準電圧用配線はｐ型ウェル領域に夫々
接続されている。電源電圧用配線は、隣接する基本セル
間、つまり隣接するＰチャネルＭ Ｉ Ｓ ＦＥＴのソ
ース領域若しくはドレイン領域であるＰ゛型半導体領域
間に、その周囲をフィールド絶縁膜で囲まれ形成された
電位固定用ｎ゛型半導体領域を介して、半導体基板に接
続されている。基準電圧用配線は、隣接する基本セル間
。
と、ｎチャネルＭ Ｉ Ｓ ＦＥＴ上部を延在する基準
電圧用配線とで構成されている。電源電圧用配線はｎ型
半導体基板に、基準電圧用配線はｐ型ウェル領域に夫々
接続されている。電源電圧用配線は、隣接する基本セル
間、つまり隣接するＰチャネルＭ Ｉ Ｓ ＦＥＴのソ
ース領域若しくはドレイン領域であるＰ゛型半導体領域
間に、その周囲をフィールド絶縁膜で囲まれ形成された
電位固定用ｎ゛型半導体領域を介して、半導体基板に接
続されている。基準電圧用配線は、隣接する基本セル間
。
つまり隣接するｎチャネルＭ Ｉ Ｓ ＦＥＴのソース
領域若しくはドレイン領域であるｎ゛型半導体領域間に
、その周囲をフィールド絶縁膜で囲まれ形成された電位
固定用Ｐ゛型半導体領域を介して、ウェル領域に接続さ
れている。電位固定用半導体領域は、半導体基板、ウェ
ル領域の夫々の電位を安定に保持し、ラッチアップ耐圧
、ノイズ耐圧等を向上するために構成されている。
領域若しくはドレイン領域であるｎ゛型半導体領域間に
、その周囲をフィールド絶縁膜で囲まれ形成された電位
固定用Ｐ゛型半導体領域を介して、ウェル領域に接続さ
れている。電位固定用半導体領域は、半導体基板、ウェ
ル領域の夫々の電位を安定に保持し、ラッチアップ耐圧
、ノイズ耐圧等を向上するために構成されている。
なお、半導体基板、ウェル領域の夫々の電位を安定に保
持する技術については１日経マグロウヒル社発行１日経
エレクトロニクス、 １９８２年６月２１日号、 ｐｐ
１３５〜１６２に記載されている。
持する技術については１日経マグロウヒル社発行１日経
エレクトロニクス、 １９８２年６月２１日号、 ｐｐ
１３５〜１６２に記載されている。
本発明者は、前述のマスタスライス方式を採用する半導
体集積回路装置について検討した結果。
体集積回路装置について検討した結果。
次の問題点が生じることを見出した。
前記半導体基板、ウェル領域の夫々と電源配線との接続
には１次の面積が必要とされる。両者の接続面積、ＭＩ
ＳＦＥＴのソース領域若しくはドレイン領域と電位固定
用半導体領域との離隔（絶縁分離）に要する面積（フィ
ールド絶縁膜に相当する面積）。このため、基本セル間
の離隔寸法が増大するので、半導体集積回路装置の集積
度が低下するという問題を生じる。
には１次の面積が必要とされる。両者の接続面積、ＭＩ
ＳＦＥＴのソース領域若しくはドレイン領域と電位固定
用半導体領域との離隔（絶縁分離）に要する面積（フィ
ールド絶縁膜に相当する面積）。このため、基本セル間
の離隔寸法が増大するので、半導体集積回路装置の集積
度が低下するという問題を生じる。
そこで、前記問題点を解決する技術として、電位固定用
半導体領域を、基本セル列の外部（配線形成領域部分）
に設けることが考えられる。基本セル上部を延在する電
源配線と電位固定用半導体領域との接続は、電源配線を
基本セル上からその外部まで同一導電層で引き出して行
われる。しかしながら、電源配線が引き出された部分に
は、基本セル内配線（電源配線と同一導電Ｍ）を施すこ
とができなくなる。このため、引き出された部分を迂回
するように、基本セル外にはみ出す配線や、第２層口の
配線を使用する必要が生じるので、配線面積が増加し、
半導体集積回路装置の集積度が低下するという問題を生
じる。
半導体領域を、基本セル列の外部（配線形成領域部分）
に設けることが考えられる。基本セル上部を延在する電
源配線と電位固定用半導体領域との接続は、電源配線を
基本セル上からその外部まで同一導電層で引き出して行
われる。しかしながら、電源配線が引き出された部分に
は、基本セル内配線（電源配線と同一導電Ｍ）を施すこ
とができなくなる。このため、引き出された部分を迂回
するように、基本セル外にはみ出す配線や、第２層口の
配線を使用する必要が生じるので、配線面積が増加し、
半導体集積回路装置の集積度が低下するという問題を生
じる。
本発明の目的は、マスクスライス方式を採用する半導体
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
集積回路装置において、集積度を向上することが可能な
技術を提供することにある。
本発明の他の目的は、電源配線と電位固定用半導体領域
との接続に要する面積を低減し、前記目的を達成するこ
とが可能な技術を提供することにある。
との接続に要する面積を低減し、前記目的を達成するこ
とが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
（問題点を解決するための手段〕
本願において開示される発明のうち１代表的なもののＷ
ｉ栗を説明すれば、下記のとおりである。
ｉ栗を説明すれば、下記のとおりである。
マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルのＭＩＳＦＥＴのソース領域若しくはド
レイン領域と、隣接する他の基本セル、のＭＩＳＦＥＴ
のソース領域若しくはドレイン領域との間に、夫々のソ
ース領域若しくはドレイン領域とｐｎ接合で分離され、
かつ、基本セル上を延在する’Ｉｔ源配線と接続する電
位固定用半導体領域を設ける。
いて、基本セルのＭＩＳＦＥＴのソース領域若しくはド
レイン領域と、隣接する他の基本セル、のＭＩＳＦＥＴ
のソース領域若しくはドレイン領域との間に、夫々のソ
ース領域若しくはドレイン領域とｐｎ接合で分離され、
かつ、基本セル上を延在する’Ｉｔ源配線と接続する電
位固定用半導体領域を設ける。
また、前記電位固定用半導体領域を、前記延在する電源
配線下に設ける。
配線下に設ける。
上記した手段によれば、基本セルのＭＩＳＦＥＴのソー
ス領域若しくはドレイン領域と電位固定用半導体領域と
の離隔寸法を実質的になくすことができるので、半導体
基板又はウェル領域の電位を保持するために必要な面積
を低減し、集積度を向上することができる。
ス領域若しくはドレイン領域と電位固定用半導体領域と
の離隔寸法を実質的になくすことができるので、半導体
基板又はウェル領域の電位を保持するために必要な面積
を低減し、集積度を向上することができる。
また、引き出し配線を必要としないで電源配線と電位固
定用半導体領域とを接続することができるので、配線面
積を縮小し、集積度を向上することができろ。
定用半導体領域とを接続することができるので、配線面
積を縮小し、集積度を向上することができろ。
以下１本発明の構成について、２人力ＮＡＮＤゲート回
路を構成できる基本セルを有する、マスタスライス方式
を採用する、半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
路を構成できる基本セルを有する、マスタスライス方式
を採用する、半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるマスタスライス方式を採用する
半導体集積回路装置の概略構成を第１図（ｗ１１平面図
）で示す。
半導体集積回路装置の概略構成を第１図（ｗ１１平面図
）で示す。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。
導体集積回路装置である。
この半導体集積回路袋［１の周辺部には、外部端子（ボ
ンディングバット）２、入出力バッファ回路３の夫々が
複数配置されている。
ンディングバット）２、入出力バッファ回路３の夫々が
複数配置されている。
半導体集積回路装置１の中央部には、基本セル４が複数
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
設けられている。基本セル４は、列方向に複数配置され
、基本セル列５を構成している。
この基本セル列５は、配線形成領域（配線チャネル領域
）６を介在させ、行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間若しくは基本セル４で
形成された論理回路間、記憶回路間等を接続する配線を
形成する領域である。
）６を介在させ、行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間若しくは基本セル４で
形成された論理回路間、記憶回路間等を接続する配線を
形成する領域である。
前記基本セル４は、第２図（要部拡大平面図）、第３図
（第２図の■−■線で切った断面図）及び第４図（第２
図のＩＶ−ＩＶ線で切った断面図）で示すように具体的
に構成されている。基本セル４は、２つのｐチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ Ｉ及びＱ Ｐ ２と。
（第２図の■−■線で切った断面図）及び第４図（第２
図のＩＶ−ＩＶ線で切った断面図）で示すように具体的
に構成されている。基本セル４は、２つのｐチャネルＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ Ｉ及びＱ Ｐ ２と。
２つのｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ を
及びＱｎ黛とからなる０ＭＯ８で構成されている。この
基本セル４は、２人力ＮＡＮＤゲート回路を形成できる
ように構成されている。
及びＱｎ黛とからなる０ＭＯ８で構成されている。この
基本セル４は、２人力ＮＡＮＤゲート回路を形成できる
ように構成されている。
ＭＩ ５ＦＥＴＱｐは、ｎ−型半導体基板７の主面に形
成されており、フィールド絶縁膜９及びｎ型チャネルス
トッパ領域１０に囲まれた領域に形成されている。つま
り、ＭＩＳＦＥＴＱｐは、半導体基板７、ゲート絶縁膜
１１、ゲート電極１２、ソース領域若しくはドレイン領
域である一対のｐ゛型半導体領域１４で構成されている
。基本セル４内のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ １
及びＱＰ２は、夫々の一方の半導体領域１４を共有して
形成しており、直列に接続されている。
成されており、フィールド絶縁膜９及びｎ型チャネルス
トッパ領域１０に囲まれた領域に形成されている。つま
り、ＭＩＳＦＥＴＱｐは、半導体基板７、ゲート絶縁膜
１１、ゲート電極１２、ソース領域若しくはドレイン領
域である一対のｐ゛型半導体領域１４で構成されている
。基本セル４内のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ １
及びＱＰ２は、夫々の一方の半導体領域１４を共有して
形成しており、直列に接続されている。
ＭＩ ５ＦＥＴＱｎは、半導体基板７に設けられたｉ型
ウェル領域８の主面に形成され、フィールド絶縁膜９及
びｐ型チャネルストッパ領域１０で囲まれた領域に形成
されている。ＭＩＳＦＥＴＱｎは、ウェル領域８、ゲー
ト絶縁＠１１、ゲート電極１２、ソース領域若しくはド
レイン領域である一対のぎ型半導体領域１３で構成され
ている。
ウェル領域８の主面に形成され、フィールド絶縁膜９及
びｐ型チャネルストッパ領域１０で囲まれた領域に形成
されている。ＭＩＳＦＥＴＱｎは、ウェル領域８、ゲー
ト絶縁＠１１、ゲート電極１２、ソース領域若しくはド
レイン領域である一対のぎ型半導体領域１３で構成され
ている。
基本セル４内のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １及
びＱ ｎ ２は、夫々の一方の半導体領域１３を共有し
て形成しており、直列に接続されている。
びＱ ｎ ２は、夫々の一方の半導体領域１３を共有し
て形成しており、直列に接続されている。
ＭＩ ５ＦＥＴＱｐ及びＱｎのゲート電極１２は、多結
晶シリコン膜、高融点金属（Ｍ ｏ ｒ Ｔ ａ ｒ
Ｔ ｘ ｒ Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ
２．ＴａＳｉ２＊ＴｉＳｉ２＋ＷＳｉ２）膜の単層、或
はそれらの複合膜で構成されている。
晶シリコン膜、高融点金属（Ｍ ｏ ｒ Ｔ ａ ｒ
Ｔ ｘ ｒ Ｗ）膜、高融点金属シリサイド（ＭｏＳｉ
２．ＴａＳｉ２＊ＴｉＳｉ２＋ＷＳｉ２）膜の単層、或
はそれらの複合膜で構成されている。
このように構成さ九る基本セル４の上部には、眉間絶縁
＠１ｓを介して第１層目の配線形成工程（２層配線構造
の第１層目）で形成される電源配線（１７）が延在する
ように構成されている。ｆｉ電源配線０例えば１回路の
動作電圧５［ｖ］が印加される電源電圧用配線（Ｖｅｅ
）１７と１例えば、回路の接地電位０［ｖコが印加され
る基準電圧用配線（Ｖｓｓ）１７とで構成されている。
＠１ｓを介して第１層目の配線形成工程（２層配線構造
の第１層目）で形成される電源配線（１７）が延在する
ように構成されている。ｆｉ電源配線０例えば１回路の
動作電圧５［ｖ］が印加される電源電圧用配線（Ｖｅｅ
）１７と１例えば、回路の接地電位０［ｖコが印加され
る基準電圧用配線（Ｖｓｓ）１７とで構成されている。
電源電圧用配線１７は、ＭＩＳＦＥＴＱｐのゲート電極
１２の中央上部をそれと交差する方向（列方向）に延在
して設けられている。基準電圧用配線１７は、ＭＩＳＦ
ＥＴＱｎのゲート電極１２の中央上部をそれと交差する
方向（列方向）に延在して設けられている。
１２の中央上部をそれと交差する方向（列方向）に延在
して設けられている。基準電圧用配線１７は、ＭＩＳＦ
ＥＴＱｎのゲート電極１２の中央上部をそれと交差する
方向（列方向）に延在して設けられている。
第１層目の配線形成工程は、例えば論理回路。
記憶回路等を形成する。基本セル４内配線として形成さ
れる。第１層目の配線形成工程で形成される配線は、例
えば、アルミニウム膜で形成される。
れる。第１層目の配線形成工程で形成される配線は、例
えば、アルミニウム膜で形成される。
そして、前記電源電圧用配線（Ｖｃｃ）１７は、ｎ°型
の電位固定用半導体領域１３Ａを介在させて半導体基板
１と電気的に接続されている。一方、基準電圧用配線（
Ｖｓｓ）１７は 、＋型の電位固定用半導体領域１４Ａ
を介在させてウェル領域８と電気的に接続されている。
の電位固定用半導体領域１３Ａを介在させて半導体基板
１と電気的に接続されている。一方、基準電圧用配線（
Ｖｓｓ）１７は 、＋型の電位固定用半導体領域１４Ａ
を介在させてウェル領域８と電気的に接続されている。
電源電圧用配ｌｌＡ１７と電位固定用半導体領域１３Ａ
、基準電圧用配線１７と電位固定用半導体領域】、４Ａ
の夫々は１層間絶縁膜１５に形成された接続孔１６を通
して電気的に接続されている。
、基準電圧用配線１７と電位固定用半導体領域】、４Ａ
の夫々は１層間絶縁膜１５に形成された接続孔１６を通
して電気的に接続されている。
電位固定用半導体領域１３Ａは、基本セル４のＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＊又はＱ ｐ ｚの半導体領
域１４と、隣接する他の基本セル４のＭＩＳＦＥＴＱＰ
２又はＱｐ＋の半導体領域１４との間に、夫々の半導体
領域１４とｐｎ接合で分離して設けられている。電位固
定用半導体領域１３Ａは、ＭＩＳＦＥＴＱｎの半導体領
域１３と同一製造工程で形成される。電位固定用半導体
領域１４Ａは、基本セル４のＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ １又はＱ ｎ ２の半導体領域１３と、隣接す
る他の基本セル４のＭＩＳＦＥＴ Ｑ ｎ ２又はＱ
ｎ ｔの半導体領域１３との間に、夫々の半導体領域１
３とｐｎ接合で分離して設けられている。電位固定用半
導体領域１４Ａは、ＭＩＳＦＥＴＱｐの半導体領域１４
と同一製造工程で形成される。
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ＊又はＱ ｐ ｚの半導体領
域１４と、隣接する他の基本セル４のＭＩＳＦＥＴＱＰ
２又はＱｐ＋の半導体領域１４との間に、夫々の半導体
領域１４とｐｎ接合で分離して設けられている。電位固
定用半導体領域１３Ａは、ＭＩＳＦＥＴＱｎの半導体領
域１３と同一製造工程で形成される。電位固定用半導体
領域１４Ａは、基本セル４のＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ １又はＱ ｎ ２の半導体領域１３と、隣接す
る他の基本セル４のＭＩＳＦＥＴ Ｑ ｎ ２又はＱ
ｎ ｔの半導体領域１３との間に、夫々の半導体領域１
３とｐｎ接合で分離して設けられている。電位固定用半
導体領域１４Ａは、ＭＩＳＦＥＴＱｐの半導体領域１４
と同一製造工程で形成される。
このように構成される電位固定用半導体領域１３Ａ、１
４Ａの夫々は、基本セル４のＭＩＳＦＥＴＱｐの半導体
領域１４、ＭＩＳＦＥＴＱｎの半導体領域１３の夫々と
の離隔寸法を実質的になくすことができるので、半導体
基板７、ウェル領域８の夫々の電位を保持するために必
要な面積を低減し、半導体集積回路装置１の集積度を向
上することができる。
４Ａの夫々は、基本セル４のＭＩＳＦＥＴＱｐの半導体
領域１４、ＭＩＳＦＥＴＱｎの半導体領域１３の夫々と
の離隔寸法を実質的になくすことができるので、半導体
基板７、ウェル領域８の夫々の電位を保持するために必
要な面積を低減し、半導体集積回路装置１の集積度を向
上することができる。
また、基本セル４間毎に、電源電圧用配線１７と半導体
基板７、基準電圧用配置１７とウェル領域８の夫々の接
続が行えるので、ラッチアップ耐圧、ノイズ耐圧等を向
上することができる。
基板７、基準電圧用配置１７とウェル領域８の夫々の接
続が行えるので、ラッチアップ耐圧、ノイズ耐圧等を向
上することができる。
また、電源電圧用配＄１１７が延在する下部（その領域
内）に電位固定用半導体領域１３Ａを設け、基準電圧用
配線１７が延在する下部（その領域内）に電位固定用半
導体領域１４Ａを設けたことによす、両者の接続に際し
て、電源配線から基本セル４内に引き出す配線をなくす
ことができるので、基本セル４内の配線形成領域（配線
チャネル領域）を有効に利用することができる。つまり
、これは。
内）に電位固定用半導体領域１３Ａを設け、基準電圧用
配線１７が延在する下部（その領域内）に電位固定用半
導体領域１４Ａを設けたことによす、両者の接続に際し
て、電源配線から基本セル４内に引き出す配線をなくす
ことができるので、基本セル４内の配線形成領域（配線
チャネル領域）を有効に利用することができる。つまり
、これは。
はみ出し配線や第２層目の配線形成工程で形成される配
線を使用することがなくなるので、配線面積を縮小し、
半導体集積回路装置！１の集積度をより向上することが
できる。
線を使用することがなくなるので、配線面積を縮小し、
半導体集積回路装置！１の集積度をより向上することが
できる。
なお、第２層目の配線形成工程で形成される配線は、基
本セル４間、戒は基本セル４で形成される論理回路間、
記憶回路間を接続するようになっており、配線形成領域
６に形成される。この配線は、例えば、アルミニウム膜
で形成される。
本セル４間、戒は基本セル４で形成される論理回路間、
記憶回路間を接続するようになっており、配線形成領域
６に形成される。この配線は、例えば、アルミニウム膜
で形成される。
以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。
基づき具体的に説明したが、本発明は。
前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において、種々変形し得ることは勿論である
。
しない範囲において、種々変形し得ることは勿論である
。
例えば、本発明は、３又は４人力ＮＡＮＤゲート回路を
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
また、本発明は、基本セルを全面に敷き詰め、必要に応
じて基本セルを配線形成領域として使用する敷詰方式の
マスタスライス方式を採用する半導体集積回路装置に適
用することができる。
じて基本セルを配線形成領域として使用する敷詰方式の
マスタスライス方式を採用する半導体集積回路装置に適
用することができる。
また、本発明は、マスタスライス方式を採用する半導体
集積回路装置に限定されず、ＭＩＳＦＥＴ等の半導体素
子が規則的に配置され、かつその基板の電位を安定に保
持する必要がある半導体集積回路装置に広く適用するこ
とができる。
集積回路装置に限定されず、ＭＩＳＦＥＴ等の半導体素
子が規則的に配置され、かつその基板の電位を安定に保
持する必要がある半導体集積回路装置に広く適用するこ
とができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルのＭ Ｉ Ｓ ＦＥＴのソース領域若し
くはドレイン領域と、隣接する他の基本セルのＭＩＳＦ
ＥＴのソース領域若しくはドレイン領域との間に、夫々
のソース領域若しくはドレイン領域とｐｎ接合で分離さ
れ、かつ、基本セル上を延在する電源配線と接続する電
位固定用半導体領域を設けることにより、基本セルのＭ
ＩＳＦＥＴのソース領域若しくはドレイン領域と電位固
定用半導体領域との離隔寸法を実質的になくすことがで
きるので、半導体基板又はウェル領域の電位を保持する
ために必要な面積を低減し、集積度を向上することがで
きる。
いて、基本セルのＭ Ｉ Ｓ ＦＥＴのソース領域若し
くはドレイン領域と、隣接する他の基本セルのＭＩＳＦ
ＥＴのソース領域若しくはドレイン領域との間に、夫々
のソース領域若しくはドレイン領域とｐｎ接合で分離さ
れ、かつ、基本セル上を延在する電源配線と接続する電
位固定用半導体領域を設けることにより、基本セルのＭ
ＩＳＦＥＴのソース領域若しくはドレイン領域と電位固
定用半導体領域との離隔寸法を実質的になくすことがで
きるので、半導体基板又はウェル領域の電位を保持する
ために必要な面積を低減し、集積度を向上することがで
きる。
また、前記電位固定用半導体領域を、前記延在する電源
配線下に設けることにより、引き出し配線を必要としな
いで電源配線と電位固定用半導体領域とを接続すること
ができるので、配線面積を縮小し、より集積度を向上す
ることができる。
配線下に設けることにより、引き出し配線を必要としな
いで電源配線と電位固定用半導体領域とを接続すること
ができるので、配線面積を縮小し、より集積度を向上す
ることができる。
第１図は、本発明の一実施例であるマスタスライス方式
を採用する半導体集積回路装置の概略構成を示す概略平
面図、 第２図は、第１図に示す半導体集積回路装置の要部拡大
平面図、 第３図は、第２図の■−■線で切った断面図、第４図は
、第２図のＴＶ−ｍＶ線で切った断面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、７・・
・半導体基板、８・・・ウェル領域、１１・・・ゲート
絶縁膜、１２・・・ゲート電極、１３．１４・・・半導
体領域、１３Ａ、１４Ａ・・・電位固定用半導体領域、
１７・・・電源配線（電源電圧用配線又は基準電圧用配
線）、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴである。 ５−差７Ｆ−ゼルｊ１ｊ ぎ−新締ヤベ杼域
を採用する半導体集積回路装置の概略構成を示す概略平
面図、 第２図は、第１図に示す半導体集積回路装置の要部拡大
平面図、 第３図は、第２図の■−■線で切った断面図、第４図は
、第２図のＴＶ−ｍＶ線で切った断面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、７・・
・半導体基板、８・・・ウェル領域、１１・・・ゲート
絶縁膜、１２・・・ゲート電極、１３．１４・・・半導
体領域、１３Ａ、１４Ａ・・・電位固定用半導体領域、
１７・・・電源配線（電源電圧用配線又は基準電圧用配
線）、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴである。 ５−差７Ｆ−ゼルｊ１ｊ ぎ−新締ヤベ杼域
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴで構成される基本セルを所定方向に複
数配置し、該複数の基本セル上を延在する電源配線を有
するマスタスライス方式を採用する半導体集積回路装置
において、前記基本セルのＭＩＳＦＥＴのソース領域若
しくはドレイン領域である第１導電型半導体領域と、該
基本セルに隣接する他の基本セルのＭＩＳＦＥＴのソー
ス領域若しくはドレイン領域である第１導電型半導体領
域との間に、夫々の第１導電型半導体領域とｐｎ接合で
分離され、かつ前記電源配線と接続する、基板若しくは
ウェル領域の電位を固定する第２導電型の電位固定用半
導体領域を設けたことを特徴とする半導体集積回路装置
。 ２、前記基本セルは、ｐチャネルＭＩＳＦＥＴ及びｎチ
ャネルＭＩＳＦＥＴで構成されると共に、夫々のＭＩＳ
ＦＥＴ上に前記電源配線を延在させていることを特徴と
する特許請求の範囲第１項に記載の半導体集積回路装置
。 ３、前記ＭＩＳＦＥＴで構成される基本セルを所定方向
に複数配置し、該複数の基本セル上を延在する電源配線
を有するマスタスライス方式を採用する半導体集積回路
装置において、前記基本セルのＭＩＳＦＥＴのソース領
域若しくはドレイン領域である第１導電型半導体領域と
、該基本セルに隣接する他の基本セルのＭＩＳＦＥＴの
ソース領域若しくはドレイン領域である第１導電型半導
体領域との間の前記電源配線下に、夫々の第１導電型半
導体領域とｐｎ接合で分離され、かつ前記電源配線と接
続する、基板若しくはウェル領域の電位を固定する第２
導電型の電位固定用半導体領域を設けたことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225958A JPS6381946A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225958A JPS6381946A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381946A true JPS6381946A (ja) | 1988-04-12 |
Family
ID=16837553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225958A Pending JPS6381946A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
-
1986
- 1986-09-26 JP JP61225958A patent/JPS6381946A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010004019A (ja) * | 2008-05-22 | 2010-01-07 | Nec Electronics Corp | 半導体集積回路 |
| JP4609907B2 (ja) * | 2008-05-22 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
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