JPS6370541A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6370541A JPS6370541A JP21384986A JP21384986A JPS6370541A JP S6370541 A JPS6370541 A JP S6370541A JP 21384986 A JP21384986 A JP 21384986A JP 21384986 A JP21384986 A JP 21384986A JP S6370541 A JPS6370541 A JP S6370541A
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- 239000004065 semiconductor Substances 0.000 title claims description 37
- 238000000034 method Methods 0.000 claims abstract description 24
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 230000010354 integration Effects 0.000 abstract description 9
- 239000010410 layer Substances 0.000 description 19
- 238000005516 engineering process Methods 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 241000288673 Chiroptera Species 0.000 description 1
- 229910020968 MoSi2 Inorganic materials 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置、特に、マスタスライス
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
方式を採用する半導体集積回路装置に適用して有効な技
術に関するものである。
マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成する三とができる。
マスタウェーハに施す配線パターン（配線形成工程のマ
スクパターン）の変更により、多くの論理機能、記憶機
能を形成する三とができる。
マスタウェーハは、一つ又は直列接続された複数のＭ
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
Ｉ Ｓ ＦＥＴによって形成された基本セルを、列方向
に複数配置して基本セル列を構成している。
基本セルは、例えば、ＰチャネルＭ Ｉ Ｓ ＦＥＴと
ｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴ
で構成される。基本セル列は、配線形成領域を介在させ
、行方向に所定の間隔で複数配置されている。
ｎチャネルＭＩＳＦＥＴとからなる相補型ＭＩＳＦＥＴ
で構成される。基本セル列は、配線形成領域を介在させ
、行方向に所定の間隔で複数配置されている。
このように構成される。マスタスライス方式を採用する
半導体集積回路装置は、ユーザの依頼に対して短時間で
製品を完成させることができる特徴がある。
半導体集積回路装置は、ユーザの依頼に対して短時間で
製品を完成させることができる特徴がある。
基本セル上部には、論理回路、記憶回路等を形成し易く
するため、基本セル列が延在する列方向に、電源配線を
延在させている。電源配線のレイアウト方式として、先
に、本願出願人により出願された特願昭６０−２９０５
２６号に記載される技術が有利である。この技術は、電
源配線を、基本セルの中央部すなわちＭ Ｉ Ｓ ＦＥ
Ｔのゲート電極中央部をそれと交差する列方向（ゲート
長方向）に延在させている。電源配線は、第１層目の配
線（アルミニウム配置）で形成されている。この技術は
、電源配線と交差しないで、ｐ、ｎチャネルＭＩＳＦＥ
Ｔの夫々の半導体領域間の接続（基本セル内配線）やＭ
Ｉ Ｓ Ｆ Ｅ Ｔの半導体領域から配線形成領域へ
の引出し配線（基本セル間配線）を第１層目の配線で行
うことができる。つまり、この技術は、基本セル内に有
効に配線を形成し、引き回し配線数を低減して配線面積
を低減することができるので、半導体集積回路装置の集
積度を向上することができる特徴がある。
するため、基本セル列が延在する列方向に、電源配線を
延在させている。電源配線のレイアウト方式として、先
に、本願出願人により出願された特願昭６０−２９０５
２６号に記載される技術が有利である。この技術は、電
源配線を、基本セルの中央部すなわちＭ Ｉ Ｓ ＦＥ
Ｔのゲート電極中央部をそれと交差する列方向（ゲート
長方向）に延在させている。電源配線は、第１層目の配
線（アルミニウム配置）で形成されている。この技術は
、電源配線と交差しないで、ｐ、ｎチャネルＭＩＳＦＥ
Ｔの夫々の半導体領域間の接続（基本セル内配線）やＭ
Ｉ Ｓ Ｆ Ｅ Ｔの半導体領域から配線形成領域へ
の引出し配線（基本セル間配線）を第１層目の配線で行
うことができる。つまり、この技術は、基本セル内に有
効に配線を形成し、引き回し配線数を低減して配線面積
を低減することができるので、半導体集積回路装置の集
積度を向上することができる特徴がある。
本発明者は、前述のマスタスライス方式を採用する半導
体集積回路装置について検討した結果。
体集積回路装置について検討した結果。
次の問題点が生じることを見出した。
論理回路、例えば、３人力ＮＡＮＤゲート回路を形成で
きる基本セルに、２人力ＮＡＮＤゲート回路を形成した
場合に、基本セル内に、未使用のＭＩＳＦＥＴが形成さ
れる。このような未使用のＭＩＳＦＥＴは、電源配線を
同一導電層でゲート電極端子まで行方向に引き伸し、ゲ
ート電極を電源電位に固定している。未使用のＭ Ｉ
Ｓ ＦＥＴのゲート電極の電位が変動すると、隣接する
。使用される（アクティブな）ＭＩＳＦＥＴの拡散層容
量に変動が生じる。つまり、未使用のＭ Ｉ Ｓ ＦＥ
Ｔのゲート電極の電位の固定は、拡散層容量の変動を防
止できるので、使用されるＭ Ｉ Ｓ ＦＥＴの電気的
特性を向上することができる。
きる基本セルに、２人力ＮＡＮＤゲート回路を形成した
場合に、基本セル内に、未使用のＭＩＳＦＥＴが形成さ
れる。このような未使用のＭＩＳＦＥＴは、電源配線を
同一導電層でゲート電極端子まで行方向に引き伸し、ゲ
ート電極を電源電位に固定している。未使用のＭ Ｉ
Ｓ ＦＥＴのゲート電極の電位が変動すると、隣接する
。使用される（アクティブな）ＭＩＳＦＥＴの拡散層容
量に変動が生じる。つまり、未使用のＭ Ｉ Ｓ ＦＥ
Ｔのゲート電極の電位の固定は、拡散層容量の変動を防
止できるので、使用されるＭ Ｉ Ｓ ＦＥＴの電気的
特性を向上することができる。
しかしながら、未使用のＭ Ｉ Ｓ ＦＥＴのゲート電
極の固定はｌａ電源配線行方向に引き出して行っている
ので、引き出された部分には、基本セル内配線を施すこ
とができなくなる。このため、引き出された部分を迂回
するように、基本セル外にはみ出す配線や、第２層目の
配線を使用する必要が生じるので、配線面積が増加し、
半導体集積回路装置の集積度が低下するという問題を生
じる。
極の固定はｌａ電源配線行方向に引き出して行っている
ので、引き出された部分には、基本セル内配線を施すこ
とができなくなる。このため、引き出された部分を迂回
するように、基本セル外にはみ出す配線や、第２層目の
配線を使用する必要が生じるので、配線面積が増加し、
半導体集積回路装置の集積度が低下するという問題を生
じる。
本発明の目的は、マスタスライス方式を採用する半導体
集積回路装置において、配線面積を低減し、集積度を向
上することが可能な技術を提供することにある。
集積回路装置において、配線面積を低減し、集積度を向
上することが可能な技術を提供することにある。
本発明の他の目的は、前記目的を達成すると共に、未使
用のＭＩＳＦＥＴのゲート電極の電位を固定することが
可能な技術を提供することにある。
用のＭＩＳＦＥＴのゲート電極の電位を固定することが
可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明Ｉ書の記述及び添付図面によって明らかになるであろ
う。
明Ｉ書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
マスタスライス方式を採用する半導体集積回路装置にお
いて、基本セルを構成するＭＩＳＦＥＴのゲート電極端
子の近傍に、ゲート電極の電位を固定し、かつ、基本セ
ル上の電源配線と異なる導電層で形成される電位固定用
配線を設ける。
いて、基本セルを構成するＭＩＳＦＥＴのゲート電極端
子の近傍に、ゲート電極の電位を固定し、かつ、基本セ
ル上の電源配線と異なる導電層で形成される電位固定用
配線を設ける。
上記した手段によれば、未使用のＭＩＳＦＥＴのゲート
電極の電位を前記電位固定用配線で固定し、前記電源配
線と同一導電層の基本セル内配線を有効に施すことがで
きるので、配線面積を低減し、集積度を向上することが
できる。
電極の電位を前記電位固定用配線で固定し、前記電源配
線と同一導電層の基本セル内配線を有効に施すことがで
きるので、配線面積を低減し、集積度を向上することが
できる。
以下、本発明の構成について、２人力ＮＡＮＤゲート回
路を構成できる基本セルを有する、マスタスライス方式
を採用する、半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
路を構成できる基本セルを有する、マスタスライス方式
を採用する、半導体集積回路装置に本発明を適用した一
実施例とともに説明する。
なお、全回において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるマスタスライス方式を採用する
半導体集積回路装置の概略構成を第１図（概略平面図）
で示す。
半導体集積回路装置の概略構成を第１図（概略平面図）
で示す。
第１図において、１はマスタスライス方式を採用する半
導体集積回路装置である。
導体集積回路装置である。
この半導体集積回路袋Ｗ１１の周辺部には、外部端子（
ボンディングバット）２、入出力バッファ回路３の夫々
が複数配置されている。
ボンディングバット）２、入出力バッファ回路３の夫々
が複数配置されている。
半導体集積回路装置１１の中央部には、基本セル４が複
数設けられている。基本セル４は、列方向に複数配置さ
れ、基本セル列５を構成している。
数設けられている。基本セル４は、列方向に複数配置さ
れ、基本セル列５を構成している。
この基本セル列５は、配線形成領域（配線チャネル領域
）６を介在させ１行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間若しくは基本セル４で
形成された論理回路間、記憶回路間等を接続する配線を
形成する領域である。
）６を介在させ１行方向に複数配置されている。配線形
成領域６は、主に、基本セル４間若しくは基本セル４で
形成された論理回路間、記憶回路間等を接続する配線を
形成する領域である。
前記基本セル４は、第２図（要部拡大平面図）で示すよ
うに具体的に構成されている。基本セル４は、２つのｐ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｓ及びＱｐ
２と、２つのｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ｓ及びＱ ｎ ２とからなるＣＭＯ８で構成されて
いる。
うに具体的に構成されている。基本セル４は、２つのｐ
チャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｓ及びＱｐ
２と、２つのｎチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
ｎ ｓ及びＱ ｎ ２とからなるＣＭＯ８で構成されて
いる。
この基本セル４は、２人力ＮＡＮＤゲート回路を形成で
きるように構成されている。
きるように構成されている。
ＭＩＳＦＥＴＱＰは、Ｐ−型半導体基板に設けられたｎ
型ウェル領域主面に、フィールド絶縁膜７で囲まれ、ゲ
ート絶縁膜（図示しない）、ゲート電極８．ソース領域
若しくはドレイン領域である一対のＰ０型型半体領域９
で構成されている。基本セル４内のＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ Ｐ １及びＱ Ｐ ２は、夫々の一方の半導
体領域９が共有して形成されており、直列に接続されて
いる。 。
型ウェル領域主面に、フィールド絶縁膜７で囲まれ、ゲ
ート絶縁膜（図示しない）、ゲート電極８．ソース領域
若しくはドレイン領域である一対のＰ０型型半体領域９
で構成されている。基本セル４内のＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ Ｐ １及びＱ Ｐ ２は、夫々の一方の半導
体領域９が共有して形成されており、直列に接続されて
いる。 。
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎは、Ｐ−型半導体基板
に設けられたＰ型ウェル領域主面に、フィールド絶縁膜
７で囲まれ、ゲート絶縁膜、ゲート電極８．ソース領域
若しくはドレイン領域である一対のｎ゛型半導体領域１
０で構成されている。基本セル４内のＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎ Ｉ及びＱ ｎ ｘは、夫々の一方の半導
体領域１０が共有して形成されており、直列に接続され
ている。
に設けられたＰ型ウェル領域主面に、フィールド絶縁膜
７で囲まれ、ゲート絶縁膜、ゲート電極８．ソース領域
若しくはドレイン領域である一対のｎ゛型半導体領域１
０で構成されている。基本セル４内のＭＩ Ｓ Ｆ Ｅ
Ｔ Ｑ ｎ Ｉ及びＱ ｎ ｘは、夫々の一方の半導
体領域１０が共有して形成されており、直列に接続され
ている。
ＭＩＳＦＥＴＱｐ及びＱｎのゲート電極８は、多結晶シ
リコン膜で構成されている。また、ゲート電極８は、高
融点金属（Ｍ ｏ ｒ Ｔ ａ ｒ Ｔ ｘ ｐ Ｗ
）膜若しくは高融点金属シリサイド（ＭｏＳｉ２．Ｔａ
５ｉｚ 。
リコン膜で構成されている。また、ゲート電極８は、高
融点金属（Ｍ ｏ ｒ Ｔ ａ ｒ Ｔ ｘ ｐ Ｗ
）膜若しくは高融点金属シリサイド（ＭｏＳｉ２．Ｔａ
５ｉｚ 。
ＴｉＳｉ２．ＷＳｉ＊）膜の単層、或は多結晶シリコン
膜とそれらとの複合膜で構成してもよい、ゲート電極８
の両端部には、夫々、基本セル４内の配線又は基本セル
４間の配線を接続するためのゲート電極端子８Ａが設け
られている。
膜とそれらとの複合膜で構成してもよい、ゲート電極８
の両端部には、夫々、基本セル４内の配線又は基本セル
４間の配線を接続するためのゲート電極端子８Ａが設け
られている。
このように構成される基本セル４の上部には。
点線で示すように、第１層目の配線形成工程（２層配線
構造の第１層目）で形成される電源配線１１が延在する
ように構成されている。電源配線１１は１例えば回路の
動作電圧５［ｖ］が印加される電源電圧配線（Ｖｅｃ）
ＩＩＡと、例えば回路の接地電位０［ｖ］が印加される
基ｉ？！電圧配線（Ｖ８８）ＩＩＢとで構成されている
。電源電圧配線１１Ａは、ＭＩＳＦＥＴＱＰのゲート電
極８の中央上部をそれと交差する方向（列方向）に延在
して設けられている。基準電圧配線１１Ｂは、ＭＩＳＦ
ＥＴＱｎのゲート電極８の中央上部をそれと交差する方
向（列方向）に延在して設けられている。
構造の第１層目）で形成される電源配線１１が延在する
ように構成されている。電源配線１１は１例えば回路の
動作電圧５［ｖ］が印加される電源電圧配線（Ｖｅｃ）
ＩＩＡと、例えば回路の接地電位０［ｖ］が印加される
基ｉ？！電圧配線（Ｖ８８）ＩＩＢとで構成されている
。電源電圧配線１１Ａは、ＭＩＳＦＥＴＱＰのゲート電
極８の中央上部をそれと交差する方向（列方向）に延在
して設けられている。基準電圧配線１１Ｂは、ＭＩＳＦ
ＥＴＱｎのゲート電極８の中央上部をそれと交差する方
向（列方向）に延在して設けられている。
電源配線１１は、例えば、アルミニウム膜で形成される
。
。
そして、基本セル４のＭＩＳＦＥＴＱｐ、Ｑｎの夫々の
ゲート電極８のゲート電極端子８Ａの近傍には、電位固
定用配線８Ｂ、８Ｃ及び８Ｄが設けられている。
ゲート電極８のゲート電極端子８Ａの近傍には、電位固
定用配線８Ｂ、８Ｃ及び８Ｄが設けられている。
電位固定用配線８Ｂは、基本セル４内のＭＩＳＦＥＴＱ
ＰとＱｎ間のフィールド絶縁膜７上に、列方向に延在し
て設けられている。電位固定用配線８Ｂには、電源電圧
Ｖｃｃが印加されるように構成されている。
ＰとＱｎ間のフィールド絶縁膜７上に、列方向に延在し
て設けられている。電位固定用配線８Ｂには、電源電圧
Ｖｃｃが印加されるように構成されている。
電位固定用配線８Ｃは、配線形成領域６のフィールド絶
縁１１１７上に、列方向に延在して設けられている。電
位固定用配線８Ｃには、基準電圧ｖ３Ｓが印加されるよ
うに構成されている。電位固定用配線８Ｂ、８Ｃの夫々
は、半導体集積回路装置１の周辺部若しくは中央部に延
在する第２層目の配線形成工程（２層配線構造の第２層
目）で形成されるｆｌ電源配線図示していない）に接続
するようになっている。
縁１１１７上に、列方向に延在して設けられている。電
位固定用配線８Ｃには、基準電圧ｖ３Ｓが印加されるよ
うに構成されている。電位固定用配線８Ｂ、８Ｃの夫々
は、半導体集積回路装置１の周辺部若しくは中央部に延
在する第２層目の配線形成工程（２層配線構造の第２層
目）で形成されるｆｌ電源配線図示していない）に接続
するようになっている。
電位固定用配！８Ｄは、基本セル４間のフィールド絶縁
膜７上に、行方向に延在して設けられている。電位固定
用配線８Ｄは、フローティング状態で構成されている。
膜７上に、行方向に延在して設けられている。電位固定
用配線８Ｄは、フローティング状態で構成されている。
電位固定用配線８Ｂ、８Ｃ及び８Ｄは、ゲート電極８と
同一製造工程（同一導電層）で構成されている。
同一製造工程（同一導電層）で構成されている。
このように構成される電位固定用配線８Ｂ、８Ｃ及び８
Ｄは、第３図（要部拡大平面図）で示すように、未使用
のＭ Ｉ Ｓ ＦＥＴのゲート電極８に可能な限り小さ
い面積で接続することができ、その電位を固定すること
ができる。具体的には、未使用のＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ Ｐ ２のゲート電極端子８Ａには、電源電圧配
線１１Ａ（簡略化して実線で示している）が電位固定用
配線８Ｄ及び配線１１Ｇを介して接続され、そのゲー°
ト電極８が電源電圧Ｖｃｃに固定される。この電位固定
に際しては、基本セル４内において、配線１１Ｆを通す
ことができる配線形成領域Ｌ１を形成することができる
。
Ｄは、第３図（要部拡大平面図）で示すように、未使用
のＭ Ｉ Ｓ ＦＥＴのゲート電極８に可能な限り小さ
い面積で接続することができ、その電位を固定すること
ができる。具体的には、未使用のＭ Ｉ Ｓ Ｆ Ｅ
Ｔ Ｑ Ｐ ２のゲート電極端子８Ａには、電源電圧配
線１１Ａ（簡略化して実線で示している）が電位固定用
配線８Ｄ及び配線１１Ｇを介して接続され、そのゲー°
ト電極８が電源電圧Ｖｃｃに固定される。この電位固定
に際しては、基本セル４内において、配線１１Ｆを通す
ことができる配線形成領域Ｌ１を形成することができる
。
電源配線１１、配線１１Ｃ１ＩＩＦの夫々と、ゲート電
極端子８Ａ又は半導体領域９との接続部等は、簡略化し
て・印で示している（以下、同様に、接続部を・印で示
す）。
極端子８Ａ又は半導体領域９との接続部等は、簡略化し
て・印で示している（以下、同様に、接続部を・印で示
す）。
また、未使用のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １の
ゲート電極端子８Ａには、電位固定用配線８Ｂが配線１
１Ｅを介して接続され、そのゲート電極８が電源電圧Ｖ
ｃｃに固定される。この電位固定に際しては、基本セル
４内において、配線１１Ｇを通すことができる配線形成
領域Ｌ２及びＬ３を形成することができる。
ゲート電極端子８Ａには、電位固定用配線８Ｂが配線１
１Ｅを介して接続され、そのゲート電極８が電源電圧Ｖ
ｃｃに固定される。この電位固定に際しては、基本セル
４内において、配線１１Ｇを通すことができる配線形成
領域Ｌ２及びＬ３を形成することができる。
また、未使用のＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ＊の
ゲート電極端子８Ａには、電位固定用配線８Ｃが配線１
１Ｄを介して接続され、そのゲート電極８が基準電圧Ｖ
ｓｓに固定される。この電位固定に際しては、基本セル
４内において、配線１１Ｈを通すことができる配線形成
領域Ｌ４を形成することができる。
ゲート電極端子８Ａには、電位固定用配線８Ｃが配線１
１Ｄを介して接続され、そのゲート電極８が基準電圧Ｖ
ｓｓに固定される。この電位固定に際しては、基本セル
４内において、配線１１Ｈを通すことができる配線形成
領域Ｌ４を形成することができる。
前述の配線１１０〜ＩＩＨは、基本セル４内配線若しく
は基本セル４間配線であり、第１層目の配線形成工程で
形成される。
は基本セル４間配線であり、第１層目の配線形成工程で
形成される。
このように、基本セル４を構成するＭＩＳＦＥＴＱｐ若
しくはＱｎのゲート電極端子８Ａの近傍に、ゲート電極
８の電位を固定し、かつ、電源配線１１と異なる導電層
（ゲート電極８と同一導電ｙＩｓ）で形成される電位固
定用配線８Ａ〜８Ｃを設けることにより、基本セル４内
の第１層目の配線の配線形成領域（Ｌｌ〜Ｌ４）を殆ん
ど使用せずに（チャネル領域をつぶさずに）、未使用の
ＭＩ ５ＦＥＴのゲート電極８の電位を固定することが
できる。つまり、未使用のＭ Ｉ Ｓ ＦＥＴのゲート
電極８の電位を固定するために、はみ出し配線等を施す
必要がなくなり、基本セル４内配線を有効に施すことが
できるので、配線面積を低減し、集積度を向上すること
ができる０本実施例においては、３つの電位固定用配ｇ
８Ｂ、８Ｃ及び８Ｄを設けているが、基本的には、いず
れか１つの電位固定用配線８Ｂ、８Ｃ又は８Ｄを設ける
だけでよい。
しくはＱｎのゲート電極端子８Ａの近傍に、ゲート電極
８の電位を固定し、かつ、電源配線１１と異なる導電層
（ゲート電極８と同一導電ｙＩｓ）で形成される電位固
定用配線８Ａ〜８Ｃを設けることにより、基本セル４内
の第１層目の配線の配線形成領域（Ｌｌ〜Ｌ４）を殆ん
ど使用せずに（チャネル領域をつぶさずに）、未使用の
ＭＩ ５ＦＥＴのゲート電極８の電位を固定することが
できる。つまり、未使用のＭ Ｉ Ｓ ＦＥＴのゲート
電極８の電位を固定するために、はみ出し配線等を施す
必要がなくなり、基本セル４内配線を有効に施すことが
できるので、配線面積を低減し、集積度を向上すること
ができる０本実施例においては、３つの電位固定用配ｇ
８Ｂ、８Ｃ及び８Ｄを設けているが、基本的には、いず
れか１つの電位固定用配線８Ｂ、８Ｃ又は８Ｄを設ける
だけでよい。
また、第３図に示すように、基本セル４間の電位固定用
配線８Ｄは、配線１１１を形成し、基本セル列５上（配
線形成領域６間）を横切る配線として使用することがで
きるので、配線面積をさらに低減し、集積度をさらに向
上することができる。
配線８Ｄは、配線１１１を形成し、基本セル列５上（配
線形成領域６間）を横切る配線として使用することがで
きるので、配線面積をさらに低減し、集積度をさらに向
上することができる。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、３又は４人力ＮＡＮＤゲート回路を
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
構成できる基本セルを有するマスタスライス方式を採用
する半導体集積回路装置に適用することができる。
また、本発明は、電位固定用配線を、ＭＩＳＦＥＴのソ
ース領域及びドレイン領域を形成する半導体領域で構成
してもよい。
ース領域及びドレイン領域を形成する半導体領域で構成
してもよい。
また１本発明は、基本セルを全面に敷き詰め。
必要に応じて基本セルを配線形成領域として使用する敷
詰方式のマスタスライス方式を採用する半導体集積回路
装置に適用することができる。
詰方式のマスタスライス方式を採用する半導体集積回路
装置に適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
マスタスライス方式を採用する半導体集積回路装置にお
いて、未使用のＭ Ｉ Ｓ ＦＥＴのゲート電極の電位
を電位固定用配線で固定し、基本セル上を延在する電源
配線と同一導電層の基本セル内配線を有効に施すことが
できるので、配線面積を低減し、集積度を向上すること
ができる。
いて、未使用のＭ Ｉ Ｓ ＦＥＴのゲート電極の電位
を電位固定用配線で固定し、基本セル上を延在する電源
配線と同一導電層の基本セル内配線を有効に施すことが
できるので、配線面積を低減し、集積度を向上すること
ができる。
第１図は、本発明の一実施例であるマスタスライス方式
を採用する半導体集積回路装置の概略平面図、 第２図は、第１図に示す半導体集積回路装置の要部拡大
平面図。 第３図は、第１図に示す半導体集積回路装置の配線を施
した状態の要部拡大平面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、８・・
・ゲート電極、８Ａ・・・ゲート電極端子、８Ｂ、８Ｇ
、８Ｄ・・・電位固定用配線、９，１０・・・半導体領
域、１１・・・電源配線、１ｌＡｔＶｃｃ・・・電源電
圧配線、ＩＩＢ、Ｖｓｓ・・・基準電圧配線、１１ｃ〜
ＩＩＩ・・・配線、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴである
。 代理人 弁理士 小川勝馬、（≧・＼ す、・・ 第 １ 図
を採用する半導体集積回路装置の概略平面図、 第２図は、第１図に示す半導体集積回路装置の要部拡大
平面図。 第３図は、第１図に示す半導体集積回路装置の配線を施
した状態の要部拡大平面図である。 図中、１・・・半導体集積回路装置、４・・・基本セル
、５・・・基本セル列、６・・・配線形成領域、８・・
・ゲート電極、８Ａ・・・ゲート電極端子、８Ｂ、８Ｇ
、８Ｄ・・・電位固定用配線、９，１０・・・半導体領
域、１１・・・電源配線、１ｌＡｔＶｃｃ・・・電源電
圧配線、ＩＩＢ、Ｖｓｓ・・・基準電圧配線、１１ｃ〜
ＩＩＩ・・・配線、Ｑｐ、Ｑｎ−ＭＩ ５ＦＥＴである
。 代理人 弁理士 小川勝馬、（≧・＼ す、・・ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴで構成される基本セルに所定配線パタ
ーンを施し、種々の論理回路、記憶回路等を形成するこ
とができる、マスタスライス方式を採用する半導体集積
回路装置において、前記基本セルを構成するＭＩＳＦＥ
Ｔのゲート電極端子の近傍に、該ゲート電極の電位を固
定し、かつ、前記配線と異なる導電層で形成された電位
固定用配線を設けたことを特徴とする半導体集積回路装
置。 ２、前記電位固定用配線は、前記ＭＩＳＦＥＴのゲート
電極と同一導電層で構成されていることを特徴とする特
許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記電位固定用配線は、基本セル内のＭＩＳＦＥＴ
間、基本セル間又は配線形成領域に設けられていること
を特徴とする特許請求の範囲第１項又は第２項に記載の
半導体集積回路装置。 ４、前記基本セルの中央上部には、前記配線で形成され
る電源配線が延在していることを特徴とする特許請求の
範囲第１項乃至第３項に記載の夫々の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384986A JPS6370541A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21384986A JPS6370541A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370541A true JPS6370541A (ja) | 1988-03-30 |
Family
ID=16646034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21384986A Pending JPS6370541A (ja) | 1986-09-12 | 1986-09-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278042A (ja) * | 1988-04-28 | 1989-11-08 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
-
1986
- 1986-09-12 JP JP21384986A patent/JPS6370541A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278042A (ja) * | 1988-04-28 | 1989-11-08 | Mitsubishi Electric Corp | マスタスライスｌｓｉ |
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