JPH01278042A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPH01278042A JPH01278042A JP10814388A JP10814388A JPH01278042A JP H01278042 A JPH01278042 A JP H01278042A JP 10814388 A JP10814388 A JP 10814388A JP 10814388 A JP10814388 A JP 10814388A JP H01278042 A JPH01278042 A JP H01278042A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- basic cell
- basic
- area
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000000694 effects Effects 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、配線容量を低減し歩留りを向上させること
が可能なマスクスライスＬＳＩに関するものである。
が可能なマスクスライスＬＳＩに関するものである。
（従来の技術〕
従来のマスタスライスＬＳＩとしては、半導体チップの
全面にわたって能動素子からなる基本セルを敷き詰め、
任意の基本セル領域をメモリセルなどの論理セル間の配
線領域として用いる、いわゆる敷き詰め方式のマスタス
ライスＬＳＩが広く知られている。
全面にわたって能動素子からなる基本セルを敷き詰め、
任意の基本セル領域をメモリセルなどの論理セル間の配
線領域として用いる、いわゆる敷き詰め方式のマスタス
ライスＬＳＩが広く知られている。
第２図は例えば旧ｄｅｋｉ Ｆｕｋｕｄａ ｅｔ ａｌ
、による１９８２ ｓｙｍｐｏｓｔｕｓ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆ ｒｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ、１
６〜１７の“Ａ ＣＨＯ３Ｐａ１ｒ−ＴｒａｎＳｉｓｔ
ｅｒ＾ｒｒａ７ ＨａＳｔｅｒＳＩｉＣｅ ”におい
て開示されている、従来の敷き詰め方式のマスタスライ
スＬ８１の一例の内部領域を示す配線図である。
、による１９８２ ｓｙｍｐｏｓｔｕｓ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ
ｏｆ ｒｅｃｈｎｉｃａｌ Ｐａｐｅｒｓのｐ、１
６〜１７の“Ａ ＣＨＯ３Ｐａ１ｒ−ＴｒａｎＳｉｓｔ
ｅｒ＾ｒｒａ７ ＨａＳｔｅｒＳＩｉＣｅ ”におい
て開示されている、従来の敷き詰め方式のマスタスライ
スＬ８１の一例の内部領域を示す配線図である。
第２図に示した従来の敷き詰め方式のマスクスライスＬ
ＳＩの構成について説明する。第２図において、半導体
チップ１の全面にわたって、−バイポーラトランジスタ
および抵抗、またはＭＯＳトランジスタからなる多数の
基本セル２が複数の列をなすように配置されており、そ
の各列が基本セル領域３を形成する。これらの基本セル
領域３のうちの任意のものにおいては、その基本セル領
域３内の複数の基本セル２が種々の論理セル４を構成し
ている。これらの論理セル４の相互間の接続は、論理セ
ル４の形成されていない基本セル領域３において多数の
横方向１層目のアルミ配線５および縦方向２層目のアル
ミ配線６によって多数のスルーホール７を介して行なわ
れる。
ＳＩの構成について説明する。第２図において、半導体
チップ１の全面にわたって、−バイポーラトランジスタ
および抵抗、またはＭＯＳトランジスタからなる多数の
基本セル２が複数の列をなすように配置されており、そ
の各列が基本セル領域３を形成する。これらの基本セル
領域３のうちの任意のものにおいては、その基本セル領
域３内の複数の基本セル２が種々の論理セル４を構成し
ている。これらの論理セル４の相互間の接続は、論理セ
ル４の形成されていない基本セル領域３において多数の
横方向１層目のアルミ配線５および縦方向２層目のアル
ミ配線６によって多数のスルーホール７を介して行なわ
れる。
製造時において、所望のＬＳＩを得るために、予め設計
されたレイアウトに従って所定の基本セル領域３内に論
理セル４が形成される。またその他の基本セル領域３に
は配線が形成される。配線が複雑な部分については、論
理セル４用の基本セル領域３の割当てピッチを広げ配線
用の基本セル領域３を多くとることにより、レイアウト
を最適化できる。このようにして、基本セル領域３内に
論理セル４としても配線領域としても使用されない無駄
な未使用領域を生じることなく、所望の高集積度のマス
タスライスＬＳＩを得ている。
されたレイアウトに従って所定の基本セル領域３内に論
理セル４が形成される。またその他の基本セル領域３に
は配線が形成される。配線が複雑な部分については、論
理セル４用の基本セル領域３の割当てピッチを広げ配線
用の基本セル領域３を多くとることにより、レイアウト
を最適化できる。このようにして、基本セル領域３内に
論理セル４としても配線領域としても使用されない無駄
な未使用領域を生じることなく、所望の高集積度のマス
タスライスＬＳＩを得ている。
通常、論理セル４用や配線用に割当てられる領域の分布
は、半導体チップ１の全面にわたりほぼ均一であり、配
線が複雑で配線用の領域が平均以上に必要となるのは一
部分である。
は、半導体チップ１の全面にわたりほぼ均一であり、配
線が複雑で配線用の領域が平均以上に必要となるのは一
部分である。
従来の敷き詰め方式のマスタスライスＬＳＩは以上のよ
うに構成されているので、基本セル２上に配線を形成し
なければならなかった。そのため基本セル２の表面の凹
凸による、配線と半導体チップ１の基板との間の配線容
量の増大および、配線の断線率の増大という問題点があ
った。
うに構成されているので、基本セル２上に配線を形成し
なければならなかった。そのため基本セル２の表面の凹
凸による、配線と半導体チップ１の基板との間の配線容
量の増大および、配線の断線率の増大という問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、配線容量の低減および断線率の低減による歩
留りの向上を可能にしたマスクスライスＬＳＩを提供す
ることを目的とする。
たもので、配線容量の低減および断線率の低減による歩
留りの向上を可能にしたマスクスライスＬＳＩを提供す
ることを目的とする。
この発明に係るマスタスライスＬＳＩは、半導体チップ
上に形成された複数の基本セル？１域グループを備え、
前記基本セル領域グループの各々は行方向に隣接する複
数個の基本セル領域から成り、前記基本セル領域の各々
は列方向に配列された複数の基本セルから成り、前記基
本セル領域グループのうちの所定の前記基本セル領域は
論理セルを形成されるものであり、残りの所定のものは
配線を形成されるものであり、ざらに前記基本セル領域
グループの間に設けられ配線を形成される配線専用領域
を備えたものである。
上に形成された複数の基本セル？１域グループを備え、
前記基本セル領域グループの各々は行方向に隣接する複
数個の基本セル領域から成り、前記基本セル領域の各々
は列方向に配列された複数の基本セルから成り、前記基
本セル領域グループのうちの所定の前記基本セル領域は
論理セルを形成されるものであり、残りの所定のものは
配線を形成されるものであり、ざらに前記基本セル領域
グループの間に設けられ配線を形成される配線専用領域
を備えたものである。
この発明におけるマスクスライスＬＳＩは、基本セル領
域と配線専用領域上で配線を行い、基本セル領域上での
配線を減らす。
域と配線専用領域上で配線を行い、基本セル領域上での
配線を減らす。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるマスタスライスＬＳＩの
内部領域を示す配線図である。図において、行方向に隣
接する複数個（図においては３個）の基本セル領域３に
より繕本セル領域グループ９が形成されている。この基
本セル領域グループ９の間には配線専用領域８が設けら
れている。この配線専用領域８には配線の一部が設けら
れ、残りの配線は従来と同様に論理セル４が形成されて
いない基本セル領域３に設けられる。論理セル４により
通常の論理回路を構成する場合、論理セル４として用い
た基本セル２間の配線は半導体チップ１の全面にわたり
ほぼ均一である。
図はこの発明の一実施例によるマスタスライスＬＳＩの
内部領域を示す配線図である。図において、行方向に隣
接する複数個（図においては３個）の基本セル領域３に
より繕本セル領域グループ９が形成されている。この基
本セル領域グループ９の間には配線専用領域８が設けら
れている。この配線専用領域８には配線の一部が設けら
れ、残りの配線は従来と同様に論理セル４が形成されて
いない基本セル領域３に設けられる。論理セル４により
通常の論理回路を構成する場合、論理セル４として用い
た基本セル２間の配線は半導体チップ１の全面にわたり
ほぼ均一である。
配線専用領域８の間隔は論理セル４の平均的なピッチに
対応したものであり、そうすることによってチップ面積
の増加を抑えることができる。また配線が１１雑な部分
については論理セル４を行方向に上下にずらし、配線用
の基本セル領域３の広さを調整して対応する。通常の配
線の場合、論理セル４は中央の基本セル領域３の上に形
成される。
対応したものであり、そうすることによってチップ面積
の増加を抑えることができる。また配線が１１雑な部分
については論理セル４を行方向に上下にずらし、配線用
の基本セル領域３の広さを調整して対応する。通常の配
線の場合、論理セル４は中央の基本セル領域３の上に形
成される。
表面が平坦な配線専用領域８上では、配線容量は充分小
さくまた配線の断線の可能性も小さい。したがって配線
全体の持つ配線容量が低下し、配線の断線が減少する。
さくまた配線の断線の可能性も小さい。したがって配線
全体の持つ配線容量が低下し、配線の断線が減少する。
なお、基本セル領域グループ９内の基本セル領１ｉｆ１
３の個数は必ずしも同一である必要はない。また配線専
用領域８の幅も必ずしも同一である必要はない。
３の個数は必ずしも同一である必要はない。また配線専
用領域８の幅も必ずしも同一である必要はない。
〔発明の効果）
以上のように、この発明によれば基本セル領域と表面が
平坦な配線専用領域上で配線を行うので、全体の配線容
認の低減および断線率の低減による′ 歩留りの向上
を可能にしたマスクスライスＬＳＩを得ることができる
。
平坦な配線専用領域上で配線を行うので、全体の配線容
認の低減および断線率の低減による′ 歩留りの向上
を可能にしたマスクスライスＬＳＩを得ることができる
。
第１図はこの発明の一実施例であるマスタスライスＬＳ
Ｉの内部領域を示す配線図、第２図は従来のマスクスラ
イスＬＳＩの内部領域を示す配線図である。 図において１は半導体チップ、２は基本セル、３は基本
セル領域、４は論理セル、５は横方向１層目のアルミ配
線、６は縦方向２層目のアルミ配線、７はスルーホール
、８は配線専用領域、９は基本セル領域グループである
。 なお、各図中同一符号は同一または相当部分を、示す。 代理人 大 岩 増 雄
Ｉの内部領域を示す配線図、第２図は従来のマスクスラ
イスＬＳＩの内部領域を示す配線図である。 図において１は半導体チップ、２は基本セル、３は基本
セル領域、４は論理セル、５は横方向１層目のアルミ配
線、６は縦方向２層目のアルミ配線、７はスルーホール
、８は配線専用領域、９は基本セル領域グループである
。 なお、各図中同一符号は同一または相当部分を、示す。 代理人 大 岩 増 雄
Claims (1)
- （１）半導体チップと、 前記半導体チップ上に形成された複数の基本セル領域グ
ループとを備え、前記基本セル領域グループの各々は行
方向に隣接する複数個の基本セル領域から成り、前記基
本セル領域の各々は列方向に配列された複数の基本セル
から成り、前記基本セル領域グループのうちの所定の前
記基本セル領域は論理セルを形成されるものであり、残
りの所定のものは配線を形成されるものであり、 前記基本セル領域グループの間に設けられ配線を形成さ
れる配線専用領域をさらに備えたマスタスライスＬＳＩ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814388A JPH01278042A (ja) | 1988-04-28 | 1988-04-28 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10814388A JPH01278042A (ja) | 1988-04-28 | 1988-04-28 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01278042A true JPH01278042A (ja) | 1989-11-08 |
Family
ID=14477026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10814388A Pending JPH01278042A (ja) | 1988-04-28 | 1988-04-28 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01278042A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101950A (ja) * | 1983-11-07 | 1985-06-06 | Nec Corp | 集積回路 |
| JPS6130050A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 集積論理回路装置 |
| JPS6370541A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-28 JP JP10814388A patent/JPH01278042A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60101950A (ja) * | 1983-11-07 | 1985-06-06 | Nec Corp | 集積回路 |
| JPS6130050A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 集積論理回路装置 |
| JPS6370541A (ja) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | 半導体集積回路装置 |
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