JPS61228654A - マスタ−スライス型半導体集積回路 - Google Patents
マスタ−スライス型半導体集積回路Info
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- JPS61228654A JPS61228654A JP6932585A JP6932585A JPS61228654A JP S61228654 A JPS61228654 A JP S61228654A JP 6932585 A JP6932585 A JP 6932585A JP 6932585 A JP6932585 A JP 6932585A JP S61228654 A JPS61228654 A JP S61228654A
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- 230000002093 peripheral effect Effects 0.000 abstract description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は配線パターンの構成を改善したマスタースライ
ス型半導体集積回路に関する。
ス型半導体集積回路に関する。
半導体集積回路のうち、トランジスタ、抵抗等の素子を
形成する下地工程までは、全く同様に作りておき、メタ
ライズ工程での配線パターン形状のみを違えて、異なっ
た機能を有する半導体集積回路を製造するマスタースラ
イス方式は公知である。
形成する下地工程までは、全く同様に作りておき、メタ
ライズ工程での配線パターン形状のみを違えて、異なっ
た機能を有する半導体集積回路を製造するマスタースラ
イス方式は公知である。
従来、ゲートアレイと呼ばれるセミカスタムＬＳＩ（大
規模集積回路）は、このマスタースライス方式を踏襲し
た形で、その上に電源用配線。
規模集積回路）は、このマスタースライス方式を踏襲し
た形で、その上に電源用配線。
ボンディングパッド等ＬＳＩ品種間で共通化できるパタ
ーンは、あらかじめ固定形状パターンとしてコンビエー
タ上で設計、登録しておき、後ＫＬＳＩ品種個別のパタ
ーンを設計した際に、あらかじめ登録した固定形状パタ
ーンを一律に加えることによシ、設計工数の短縮をはか
ることが行なわれている。さらにまた−歩進めて、前述
の固定形状パターンのみで独立した配線層を形成し、そ
のフォトマスクをあらかじめ作りておくことで、マスク
作成工数の短縮も実施されている。
ーンは、あらかじめ固定形状パターンとしてコンビエー
タ上で設計、登録しておき、後ＫＬＳＩ品種個別のパタ
ーンを設計した際に、あらかじめ登録した固定形状パタ
ーンを一律に加えることによシ、設計工数の短縮をはか
ることが行なわれている。さらにまた−歩進めて、前述
の固定形状パターンのみで独立した配線層を形成し、そ
のフォトマスクをあらかじめ作りておくことで、マスク
作成工数の短縮も実施されている。
また最近では、異なる論理レベル、例えば０ＭＯ８とＴ
ＴＬ、ＴＴＬとＥＣＬという様Ｋ。
ＴＬ、ＴＴＬとＥＣＬという様Ｋ。
駆動能力や動作速度上の欠点を互いに補償させた、ｉｌ
ｌ、ＬＳＩの論理レベル上での使用条件によシ高い融通
性をもたせたシする目的で、２種類の論理回路を同一チ
ップ上に搭載することが行なわれている。例えばＴＴＬ
、ＥＣＬ２種類の論理回路を組み合わせる場合、単位機
能回路を得るのに必要かつ十分な素子群（以下、セルと
いう。）の構造を、チップ内部の演算部では、動作速度
の速いＥＣＬ論理回路のみが棉成できる様に、チップ周
辺の内、外部インターフェイス部では、接続相手の論理
レベルに合わせてＴＴＬ、ＥＣＬどちらの論理回路でも
祁痒できる様にしておけば、高速動作が可能で、汎用性
の高いＬＳＩを得ることができる。
ｌ、ＬＳＩの論理レベル上での使用条件によシ高い融通
性をもたせたシする目的で、２種類の論理回路を同一チ
ップ上に搭載することが行なわれている。例えばＴＴＬ
、ＥＣＬ２種類の論理回路を組み合わせる場合、単位機
能回路を得るのに必要かつ十分な素子群（以下、セルと
いう。）の構造を、チップ内部の演算部では、動作速度
の速いＥＣＬ論理回路のみが棉成できる様に、チップ周
辺の内、外部インターフェイス部では、接続相手の論理
レベルに合わせてＴＴＬ、ＥＣＬどちらの論理回路でも
祁痒できる様にしておけば、高速動作が可能で、汎用性
の高いＬＳＩを得ることができる。
ところが、右左の様に異なる論理レベルをもつ２つの回
路を、同一チップ上に搭載できる様にすると、チップ上
の両回路の共用領域へ電源を供給する配線や、ボンディ
ングパッドも、２系統必要となってくる。この理由とし
ては、２種類の回路の信号電位がまったく異なる場合や
、相互の電源系からの雑音の回り込みを防止する場合が
挙げられる。しかもこの電源用の配線やボンディングパ
ッドを、前述の固定形状バタンとしてあらかじめ登録す
る場合、品種ごとの各論理回路のチップへの搭載が、任
意の比率で可能となる様に配慮しておかねばならない。
路を、同一チップ上に搭載できる様にすると、チップ上
の両回路の共用領域へ電源を供給する配線や、ボンディ
ングパッドも、２系統必要となってくる。この理由とし
ては、２種類の回路の信号電位がまったく異なる場合や
、相互の電源系からの雑音の回り込みを防止する場合が
挙げられる。しかもこの電源用の配線やボンディングパ
ッドを、前述の固定形状バタンとしてあらかじめ登録す
る場合、品種ごとの各論理回路のチップへの搭載が、任
意の比率で可能となる様に配慮しておかねばならない。
例えば、同一チップの周辺部に％ＴＴＬ、ＥＣＬどちら
の論理レベルの入出力回路でも一式組める様なセルをプ
レイ状に設けた、２層配線構造をもつマスタースライス
ｆｉＬＳＩを考える。
の論理レベルの入出力回路でも一式組める様なセルをプ
レイ状に設けた、２層配線構造をもつマスタースライス
ｆｉＬＳＩを考える。
第５図はそのＬＳＩチップ上の、特に周辺セルアレイ部
と、その電源用にＬＳＩ品種間で共通な固定形状パター
ンとして登録され九配線やボンディングパッドのレイア
ウトを示す平面図である。
と、その電源用にＬＳＩ品種間で共通な固定形状パター
ンとして登録され九配線やボンディングパッドのレイア
ウトを示す平面図である。
１１及び１２は’ｌ’ＴＬ回路電源用配線及びボンディ
ングパッド、２１及び２２はＥＣＬ回路電源用配線及び
ボンディングパッド、１３はＴＴＬ−ＥＣＬ回路兼用の
周辺部セルアレイ領域、１４はＥＣＬ回路専用の内部セ
ルアレイ領域を示す。
ングパッド、２１及び２２はＥＣＬ回路電源用配線及び
ボンディングパッド、１３はＴＴＬ−ＥＣＬ回路兼用の
周辺部セルアレイ領域、１４はＥＣＬ回路専用の内部セ
ルアレイ領域を示す。
第６図は第５図内でＴＴＬ、ＥＣＬ系の電源用ボンディ
ングパッドが置かれている破線範囲Ａ内のパターンの詳
細図である。１５社第１層配線パターン、１６は１−２
層間スルーホール、１７社第２層配線パターンを示す。
ングパッドが置かれている破線範囲Ａ内のパターンの詳
細図である。１５社第１層配線パターン、１６は１−２
層間スルーホール、１７社第２層配線パターンを示す。
第５図、第６図で示した電源用配線と電源用ボンディン
グパッドからなる電源用パターン紘、ＴＴＬ系統では周
辺部セルアレイ領域全てＫＴＴＬ回路を搭載した場合の
消費電流を、ＥＣＬ系統では同じく全てのセルアレイ領
域にＥＣＬ回路を搭載した場合の消費電流を、見込んだ
電流容量がもたせである。これら両電源の配線及びボン
ディングパッドを単に加えただけのパターンを、前述の
固定形状パターンとしてあらかじめ登録しておくわけで
ある。しかしながら実際の品種上では前述の周辺部セル
アレイ領域１３をＴＴＬ、ＥＣＬ各々の回路で兼用する
のであるから、両回路の消費電流の総和は、前述の固定
形状パターンの電流容量の総和よシはるかに少ない。
グパッドからなる電源用パターン紘、ＴＴＬ系統では周
辺部セルアレイ領域全てＫＴＴＬ回路を搭載した場合の
消費電流を、ＥＣＬ系統では同じく全てのセルアレイ領
域にＥＣＬ回路を搭載した場合の消費電流を、見込んだ
電流容量がもたせである。これら両電源の配線及びボン
ディングパッドを単に加えただけのパターンを、前述の
固定形状パターンとしてあらかじめ登録しておくわけで
ある。しかしながら実際の品種上では前述の周辺部セル
アレイ領域１３をＴＴＬ、ＥＣＬ各々の回路で兼用する
のであるから、両回路の消費電流の総和は、前述の固定
形状パターンの電流容量の総和よシはるかに少ない。
仮ＫＴＴＬ、ＢＣＬ各回路が周辺部セルアレイ領域に１
００％搭載された時の消費電流が等しいとすると、いか
なる場合でも、各論理回路の実際の消費電流の和は、各
電源用固定形状パターンの電流容量の和の５０％以下で
ある。
００％搭載された時の消費電流が等しいとすると、いか
なる場合でも、各論理回路の実際の消費電流の和は、各
電源用固定形状パターンの電流容量の和の５０％以下で
ある。
この様な無駄の為に、電源用パターンが、チップ内の配
線領域やボンディングパッド設置可能な位置を多量に労
資するので、ＬＳＩに所望の機能を与えるのに必要な配
線領域、入出力端子数を確保する為に、チップ面積が大
きくなってしまうという問題点があった。
線領域やボンディングパッド設置可能な位置を多量に労
資するので、ＬＳＩに所望の機能を与えるのに必要な配
線領域、入出力端子数を確保する為に、チップ面積が大
きくなってしまうという問題点があった。
本発明の目的は、上記問題点に鑑み、チップ内の電源用
パターンの無駄を除去し、ＬＳＩ８層ごとでの配線領域
の有効活用、ひいてはチップ面積を縮少化したマスター
スライス臘半導体集積回路を提供することＫある。
パターンの無駄を除去し、ＬＳＩ８層ごとでの配線領域
の有効活用、ひいてはチップ面積を縮少化したマスター
スライス臘半導体集積回路を提供することＫある。
本発明のマスタースライス屋半導体集積回路は、同一マ
スター基板上に相異なる形状の１層以上の配線層からな
る配線パターンを形成することにより、相異なる機能を
有するＬＳＩ品種を派生させてなるマスタースライス復
学導体集積回路において、前記配線パターンが前記ＬＳ
Ｉ品種間で共通な形状のパターンと、個々のＬＳＩ品種
に個有な形状のパターンとから構成されてお’）ｓｓＸ
つ前記ＬＳＩ８層間で共通な形状のパターｙの少なくと
も一部分の機能を前記側々のＬＳＩ品種に個有表彰状の
パターンに対応して変更できることからなりている。
スター基板上に相異なる形状の１層以上の配線層からな
る配線パターンを形成することにより、相異なる機能を
有するＬＳＩ品種を派生させてなるマスタースライス復
学導体集積回路において、前記配線パターンが前記ＬＳ
Ｉ品種間で共通な形状のパターンと、個々のＬＳＩ品種
に個有な形状のパターンとから構成されてお’）ｓｓＸ
つ前記ＬＳＩ８層間で共通な形状のパターｙの少なくと
も一部分の機能を前記側々のＬＳＩ品種に個有表彰状の
パターンに対応して変更できることからなりている。
以下５本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のパターンレイアウトを示す
平面図である。
平面図である。
本実施例は、本発明を第５図に示す従来例に対し適用し
たものである。１１ａ及び１２ａはＴＴＬ回路電源用配
線及びボンディングバット、１３は周辺部のＴＴＬ、Ｂ
ＣＬ兼用の周辺部セルプレイ領域、１４はＨＣＬ回路専
用の内部上ルアレイ領域、２１１及び２２ａＦｉＥＣＬ
回路用電源配線及びボンディングパッド、８１及び８２
はＴＴＬ。
たものである。１１ａ及び１２ａはＴＴＬ回路電源用配
線及びボンディングバット、１３は周辺部のＴＴＬ、Ｂ
ＣＬ兼用の周辺部セルプレイ領域、１４はＨＣＬ回路専
用の内部上ルアレイ領域、２１１及び２２ａＦｉＥＣＬ
回路用電源配線及びボンディングパッド、８１及び８２
はＴＴＬ。
ＥＣＬ回路兼用の電源用配線及びボンディングパッドで
ある。
ある。
すなわち、本実施例は、第５図に示す従来例にＴＴＬ、
ＥＣＬｉ１路兼用の電源用配線及びボンディングバラ）
８１及び８２が新に付加されている。
ＥＣＬｉ１路兼用の電源用配線及びボンディングバラ）
８１及び８２が新に付加されている。
そして、ＴＴＬ回路電源用配線、同ボンディングパッド
ｌｌａ・１２ａ及びＥＣＬ回路電源用配線。
ｌｌａ・１２ａ及びＥＣＬ回路電源用配線。
同ボンディングパッド２１ａｅ２２ｇの各電流容量は、
各々の回路が周辺部セルアレイ領域に最大限搭載された
場合の消費電流値の５０％しかない。
各々の回路が周辺部セルアレイ領域に最大限搭載された
場合の消費電流値の５０％しかない。
セしてａシの５０％を重複させた形のＴＴＬ。
ＥＣＬ回路兼用の電源用配＠８１及び同ボンディングパ
ッド８２からなる兼用パターンを各々の電流パターンに
並列させた場合、１００％の電流容量を得る様に配慮さ
れている。
ッド８２からなる兼用パターンを各々の電流パターンに
並列させた場合、１００％の電流容量を得る様に配慮さ
れている。
第２図は第１図中の破線範囲Ｂ内を示す詳細図である。
第１層配線パターン１５１．１−２層間スルーホール１
６ａ、第２層配線パターン１７ａは、従来例の第６図と
同様の方式に従う配線パターンを示している。第２図で
示した様に、ＬＳＩ８層間で共通な固定形状パターンの
上では、ＴＴＬ。
６ａ、第２層配線パターン１７ａは、従来例の第６図と
同様の方式に従う配線パターンを示している。第２図で
示した様に、ＬＳＩ８層間で共通な固定形状パターンの
上では、ＴＴＬ。
ＥＣＬ回路兼用の電源用配線８１．同ボンディングパッ
ド８２の兼用パターンは、ＴＴＬ、ＢＣＬどちらの電源
パターンにも接続されておらず、周辺部セルアレイでの
ＴＴＬ、ＥＣＬ回路の搭載比率に応じて、ＬＳＩ品種個
別のパターンで接続できる様になっている。
ド８２の兼用パターンは、ＴＴＬ、ＢＣＬどちらの電源
パターンにも接続されておらず、周辺部セルアレイでの
ＴＴＬ、ＥＣＬ回路の搭載比率に応じて、ＬＳＩ品種個
別のパターンで接続できる様になっている。
第３図及び第４図は、それぞれ第２図にＬＳＩ品種個別
のパターンを重ねた時のパターンレイアクトの例を示す
平面図である。第３ｗＪはＴＴＩ、回路の搭載比率がよ
〕大きい場合ｂ１ｇ４図ａＥｃＬ回路の搭載比率がよシ
大きい場金管示している。
のパターンを重ねた時のパターンレイアクトの例を示す
平面図である。第３ｗＪはＴＴＩ、回路の搭載比率がよ
〕大きい場合ｂ１ｇ４図ａＥｃＬ回路の搭載比率がよシ
大きい場金管示している。
両−１１ｆ）違いは、ＬＳＩ８層個別のパターンである
１−２層間ｘルーホール６１の設置位置のみである。
１−２層間ｘルーホール６１の設置位置のみである。
以上の説明で明らかな様Ｋ、本実施例ではＬＳＩ品穐品
別個別パターンずかに変えることにょシ、ＴＴＬ、ＥＣ
Ｌ両回路に電源を供給する為の配線及びボンディングパ
ッドの占有面積は約１／４削減されている。もちろん兼
用パターンの重複率をよ）大きくすることにょシ、さら
に占有面積を削減することも可能である。
別個別パターンずかに変えることにょシ、ＴＴＬ、ＥＣ
Ｌ両回路に電源を供給する為の配線及びボンディングパ
ッドの占有面積は約１／４削減されている。もちろん兼
用パターンの重複率をよ）大きくすることにょシ、さら
に占有面積を削減することも可能である。
なお、本実施例では配線工程が２層のＬＳＩについて述
べたが、配線パターン中ＫＬＳＩ品種間で共通なパター
ンと、１８ａ品種に個別なパターンが存在するマスター
スライス型ＬｓＩであｔｔ、ハ、配線工程が何層でもか
まゎ表い。
べたが、配線パターン中ＫＬＳＩ品種間で共通なパター
ンと、１８ａ品種に個別なパターンが存在するマスター
スライス型ＬｓＩであｔｔ、ハ、配線工程が何層でもか
まゎ表い。
また、本実施例では、ＬＳＩ８部間で共通な形状のパタ
ーン内で変東する部分が電源用配線であるとしたが、こ
れは電源用ボンディングパッドの場合も同様である。
ーン内で変東する部分が電源用配線であるとしたが、こ
れは電源用ボンディングパッドの場合も同様である。
以上説明した様に本発明は、ＬＳＩ８部間共通の固定パ
ターンの一部機能を、ＬＳＩ８部個別パターンによシ変
更することで、固定パターンをあらかじめ登鍮しておく
利点である設計工数低減化を防げることなく、チップ内
での素子及び配線の為の領域を有効に活用することがで
き、さらにはチップ面積の縮少化に大きく貢献できる効
果を有する。
ターンの一部機能を、ＬＳＩ８部個別パターンによシ変
更することで、固定パターンをあらかじめ登鍮しておく
利点である設計工数低減化を防げることなく、チップ内
での素子及び配線の為の領域を有効に活用することがで
き、さらにはチップ面積の縮少化に大きく貢献できる効
果を有する。
第１図は本発明の一実施例のパターンレイアクトを示す
平面図、第２図はその１部詳細図、第３図、第４図は第
２図ＫＬＳＩ品橿個別パターンを重ねたときのパターン
レイアクト例を示す平面図、第５図は一従来例のパター
ンレイアウトを示す平面図、第６図はその１部詳細図で
ある。 １１ａ・・・・・・ＴＴＬ回路電源用配線、１２１・・
・・・・ＴＴＬ回路電源用ポンプイングツくラド、１３
・・・・・・ＴＴＬ、ＥＣＬ兼用の周辺部セルアレイ領
域、１４・・・・・・ＥＣＬ専用の内部セルアレイ領域
、１５ａ・・・・・・第１層配線パターン、１６ａ・・
・・・・１−２層間スルーホール、１７ａ・・・・・・
第２ Ｍ配置１１ノ＜ ｐ −ｙ、２１ａ・・・・・・
ＥＣＬ回路電源用配線、２２ｍ・・・・・・ＥＣＬ回路
電源用ポンプイングツくラド、６１・・・・・・１−２
層間スルーホール、８１・・・・・・ＴＴＬ、ＥＣ１゜
回路兼用の電源用配線、８２・・・・・・ＴＴＬ、ＥＣ
Ｌ回路兼用の電源用ボンディングパッド。 Ｚｌａ、Ｉ；！ａ ： ＴＴＬＴｉＪＹｊｋ電琥用配
篠、ホンパン７／ＳＳ／ドＺ／ａ、Ｚｌａ ： ＥＣ
１回’ａｔＪ用＊背槃、Ａで＞１４ンクンで、ド゛１３
： ｒｒｔ、ｒ：ｃｌＵＪ酵用ｔ＞Ｐ＆”ｐ−ｔ
ｖシアＬ、（ｎＱ厚 二ＥＣｌ［］銘連用の円部りｂ
アしイ列域゛筋 １ 口 ノ１〈−２二 ／−１モ「レ−１＆’ｉＸルーホー２シ
ｙ７ａ 二 ＃ＺＡｖａ乙１９．ノ：ｙ−ン箭２図 第３０ ′ｆＪ４同 Ｉｆ、７２： ＴＴＬ＠’＆各４ｔη肥用酋乙線、ホ
゛ンプｔングン９ド２’ｔ２２ 二 ＥＣＩ ＩＩｆｉ
ｔ−Ｊ用ａｔａ＋ｔ’ ンｆ４＞９＞ｉ−ド／３ 二
ｒｒｔ、ｒｃ乙回癖用／）ｍ辺部上ルアソ傾石ｋｆ４
二Ｅｃ１回Ｉ４卑用力内Ｑ−ｅルアレイ願域’７５
５図 ／７ 二 ％ ＺＡ８を轢）：タ−’／筋乙図
平面図、第２図はその１部詳細図、第３図、第４図は第
２図ＫＬＳＩ品橿個別パターンを重ねたときのパターン
レイアクト例を示す平面図、第５図は一従来例のパター
ンレイアウトを示す平面図、第６図はその１部詳細図で
ある。 １１ａ・・・・・・ＴＴＬ回路電源用配線、１２１・・
・・・・ＴＴＬ回路電源用ポンプイングツくラド、１３
・・・・・・ＴＴＬ、ＥＣＬ兼用の周辺部セルアレイ領
域、１４・・・・・・ＥＣＬ専用の内部セルアレイ領域
、１５ａ・・・・・・第１層配線パターン、１６ａ・・
・・・・１−２層間スルーホール、１７ａ・・・・・・
第２ Ｍ配置１１ノ＜ ｐ −ｙ、２１ａ・・・・・・
ＥＣＬ回路電源用配線、２２ｍ・・・・・・ＥＣＬ回路
電源用ポンプイングツくラド、６１・・・・・・１−２
層間スルーホール、８１・・・・・・ＴＴＬ、ＥＣ１゜
回路兼用の電源用配線、８２・・・・・・ＴＴＬ、ＥＣ
Ｌ回路兼用の電源用ボンディングパッド。 Ｚｌａ、Ｉ；！ａ ： ＴＴＬＴｉＪＹｊｋ電琥用配
篠、ホンパン７／ＳＳ／ドＺ／ａ、Ｚｌａ ： ＥＣ
１回’ａｔＪ用＊背槃、Ａで＞１４ンクンで、ド゛１３
： ｒｒｔ、ｒ：ｃｌＵＪ酵用ｔ＞Ｐ＆”ｐ−ｔ
ｖシアＬ、（ｎＱ厚 二ＥＣｌ［］銘連用の円部りｂ
アしイ列域゛筋 １ 口 ノ１〈−２二 ／−１モ「レ−１＆’ｉＸルーホー２シ
ｙ７ａ 二 ＃ＺＡｖａ乙１９．ノ：ｙ−ン箭２図 第３０ ′ｆＪ４同 Ｉｆ、７２： ＴＴＬ＠’＆各４ｔη肥用酋乙線、ホ
゛ンプｔングン９ド２’ｔ２２ 二 ＥＣＩ ＩＩｆｉ
ｔ−Ｊ用ａｔａ＋ｔ’ ンｆ４＞９＞ｉ−ド／３ 二
ｒｒｔ、ｒｃ乙回癖用／）ｍ辺部上ルアソ傾石ｋｆ４
二Ｅｃ１回Ｉ４卑用力内Ｑ−ｅルアレイ願域’７５
５図 ／７ 二 ％ ＺＡ８を轢）：タ−’／筋乙図
Claims (3)
- （１）同一マスター基板上に相異なる形状の１層以上の
配線層からなる配線パターンを形成することにより、相
異なる機能を有するＬＳＩ品種を派生させてなるマスタ
ースライス型半導体集積回路において、前記配線パター
ンが前記ＬＳＩ品種間で共通な形状のパターンと、個々
のＬＳＩ品種に個有な形状のパターンとから構成されて
おり、かつ前記ＬＳＩ品種間で共通な形状のパターンの
少なくとも一部分の機能を前記個々のＬＳＩ品種に個有
な形状のパターンに対応して変更できることを特徴とす
るマスタースライス型半導体集積回路。 - （２）ＬＳＩ品種間で共通な形状のパターンの内で、変
更する部分が電源用配線であることからなる特許請求範
囲第（１）項記載のマスタースライス型半導体集積回路
。 - （３）ＬＳＩ品種間で共通な形状のパターンの内で、変
更する部分が電源用ボンディングパッドであることから
なる特許請求範囲第（１）項記載のマスタースライス型
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6932585A JPS61228654A (ja) | 1985-04-02 | 1985-04-02 | マスタ−スライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6932585A JPS61228654A (ja) | 1985-04-02 | 1985-04-02 | マスタ−スライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228654A true JPS61228654A (ja) | 1986-10-11 |
Family
ID=13399284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6932585A Pending JPS61228654A (ja) | 1985-04-02 | 1985-04-02 | マスタ−スライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228654A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539223A (en) * | 1992-03-26 | 1996-07-23 | Kabushiki Kaisha Toshiba | Wiring structure of source line used in semicustom integrated circuit |
| US6159792A (en) * | 1997-12-30 | 2000-12-12 | Hyundai Electronics Industries Co., Ltd. | Method for forming a capacitor of semiconductor device |
-
1985
- 1985-04-02 JP JP6932585A patent/JPS61228654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5539223A (en) * | 1992-03-26 | 1996-07-23 | Kabushiki Kaisha Toshiba | Wiring structure of source line used in semicustom integrated circuit |
| US6159792A (en) * | 1997-12-30 | 2000-12-12 | Hyundai Electronics Industries Co., Ltd. | Method for forming a capacitor of semiconductor device |
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