JPH09213887A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09213887A JPH09213887A JP1382496A JP1382496A JPH09213887A JP H09213887 A JPH09213887 A JP H09213887A JP 1382496 A JP1382496 A JP 1382496A JP 1382496 A JP1382496 A JP 1382496A JP H09213887 A JPH09213887 A JP H09213887A
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- JP
- Japan
- Prior art keywords
- clock
- wiring
- semiconductor device
- layer
- hard macro
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置において、各回路の再配置のたび
にクロック分配の再設計をなくし、事前の性能予測を容
易にする。 【解決手段】 スタンダードセルの半導体装置１上で、
回路を構成およびクロック電源を供給するために複数の
配線を使用する場合に、規則的なパターンの固定クロッ
ク配線２によりハードマクロ３、ハードマクロ４、Ｆ／
Ｆ５，６からのクロック接続配線を接続することでクロ
ックを分配する。固定クロック配線２と接続ブロックで
あるハードマクロ３，４、Ｆ／Ｆ５，６のクロック入力
端子はスルーホール９で接続されている。ハードマクロ
３，４、Ｆ／Ｆ５，６は、第１層の信号配線７と、第２
層の信号配線８により回路構成のために接続されてい
る。
にクロック分配の再設計をなくし、事前の性能予測を容
易にする。 【解決手段】 スタンダードセルの半導体装置１上で、
回路を構成およびクロック電源を供給するために複数の
配線を使用する場合に、規則的なパターンの固定クロッ
ク配線２によりハードマクロ３、ハードマクロ４、Ｆ／
Ｆ５，６からのクロック接続配線を接続することでクロ
ックを分配する。固定クロック配線２と接続ブロックで
あるハードマクロ３，４、Ｆ／Ｆ５，６のクロック入力
端子はスルーホール９で接続されている。ハードマクロ
３，４、Ｆ／Ｆ５，６は、第１層の信号配線７と、第２
層の信号配線８により回路構成のために接続されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は複数層の配線を有す
る半導体装置に関する。
る半導体装置に関する。
【０００２】
【従来の技術】従来のゲートアレー半導体装置では、図
３に示すように、ゲートアレー半導体装置１５上に、ゲ
ートアレー領域１８、ハードマクロ領域１９上に構成さ
れたＦ／Ｆ２０、ハードマクロ２１があり、信号配線用
の１層、２層配線２２、２３により接続されたＦ／Ｆ２
０、ハードマクロ２１へクロック供給するための信号配
線と同一層の１層、２層配線１６、１７でクロックが供
給されていた。
３に示すように、ゲートアレー半導体装置１５上に、ゲ
ートアレー領域１８、ハードマクロ領域１９上に構成さ
れたＦ／Ｆ２０、ハードマクロ２１があり、信号配線用
の１層、２層配線２２、２３により接続されたＦ／Ｆ２
０、ハードマクロ２１へクロック供給するための信号配
線と同一層の１層、２層配線１６、１７でクロックが供
給されていた。
【０００３】また、従来のスタンダードセル，フルカス
タム半導体装置では、図４に示すように、スタンダード
セル半導体装置２４上にＦ／Ｆ２７、ハードマクロ２８
が配置され、信号配線用の１層、２層配線２９、３０に
よりＦ／Ｆ２７、ハードマクロ２８が接続されており、
クロックドライバ３１信号配線と同一層の１層、２層ク
ロック配線２５、２６によりクロックが供給されてい
た。
タム半導体装置では、図４に示すように、スタンダード
セル半導体装置２４上にＦ／Ｆ２７、ハードマクロ２８
が配置され、信号配線用の１層、２層配線２９、３０に
よりＦ／Ｆ２７、ハードマクロ２８が接続されており、
クロックドライバ３１信号配線と同一層の１層、２層ク
ロック配線２５、２６によりクロックが供給されてい
た。
【０００４】特開平２−１２５６６３では、複数個のセ
ルの周辺に特定配線が自動的におかれ、必要に応じてセ
ルと接続する配線を自動的に配置していた。
ルの周辺に特定配線が自動的におかれ、必要に応じてセ
ルと接続する配線を自動的に配置していた。
【０００５】特開昭６３−３０４６４１では、固定され
たフリップフロップ列とクロックディストリビュータセ
ルが固定配置され、フリップフロップ側面にあらかじめ
準備された配線領域によりフリップフロップとクロック
ディストリビュータを接続していた。
たフリップフロップ列とクロックディストリビュータセ
ルが固定配置され、フリップフロップ側面にあらかじめ
準備された配線領域によりフリップフロップとクロック
ディストリビュータを接続していた。
【０００６】
【発明が解決しようとする課題】従来のゲートアレー半
導体装置では、配線層を増やすと製造が難しくなるこ
と、または各ＬＳＩごとに最適設計をするために同一配
線層を信号配線とクロック分配のための配線に使用して
いるので、クロック配線により信号配線領域が減少し、
配線領域確保のために、半導体装置の集積度が低下して
いた。また、スタンダードセル，フルカスタムの半導体
装置は、半導体装置上の回路の再配置を行うたびにクロ
ック分配の再設計を行わなければならず、また、クロッ
ク分配配線が回路の再配置を行うたびに異なるため、配
置前に性能予測するのが困難であった。
導体装置では、配線層を増やすと製造が難しくなるこ
と、または各ＬＳＩごとに最適設計をするために同一配
線層を信号配線とクロック分配のための配線に使用して
いるので、クロック配線により信号配線領域が減少し、
配線領域確保のために、半導体装置の集積度が低下して
いた。また、スタンダードセル，フルカスタムの半導体
装置は、半導体装置上の回路の再配置を行うたびにクロ
ック分配の再設計を行わなければならず、また、クロッ
ク分配配線が回路の再配置を行うたびに異なるため、配
置前に性能予測するのが困難であった。
【０００７】本発明の目的は、各回路の再配置のたびに
クロック分配の再設計を行なう必要がなく、事前に性能
予測が容易な半導体装置を提供することにある。
クロック分配の再設計を行なう必要がなく、事前に性能
予測が容易な半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
クロック信号分配用のクロック配線が専用の配線層に規
則的なパターンで形成され、前記クロック信号により機
能する回路と前記クロック配線を接続する接続ブロック
を有することを特徴とする。
クロック信号分配用のクロック配線が専用の配線層に規
則的なパターンで形成され、前記クロック信号により機
能する回路と前記クロック配線を接続する接続ブロック
を有することを特徴とする。
【０００９】信号配線とは別の配線層を使用して、規則
的な固定配線によりハードマクロ、Ｆ／Ｆへクロックを
分配することにより、スタンダードセル半導体装置では
各回路の再配置のたびにクロック供給の配線を設計する
必要がなく、ゲートアレー半導体装置では必要に応じて
クロックを自由に供給することができ、クロック配線が
信号層と異なるため、各回路をクロック配線に影響され
ず、自由に信号配線を引くことができ、クロック分配が
規則的な固定配線で構成されている半導体装置の性能予
測が容易である。
的な固定配線によりハードマクロ、Ｆ／Ｆへクロックを
分配することにより、スタンダードセル半導体装置では
各回路の再配置のたびにクロック供給の配線を設計する
必要がなく、ゲートアレー半導体装置では必要に応じて
クロックを自由に供給することができ、クロック配線が
信号層と異なるため、各回路をクロック配線に影響され
ず、自由に信号配線を引くことができ、クロック分配が
規則的な固定配線で構成されている半導体装置の性能予
測が容易である。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１１】図１は本発明の第１の実施形態の半導体装
置、特にスタンダードセル構造の半導体装置の平面図で
ある。
置、特にスタンダードセル構造の半導体装置の平面図で
ある。
【００１２】スタンダードセルの半導体装置１上で、回
路を構成およびクロック電源を供給するために複数の配
線を使用する場合に、規則的なパターンの固定クロック
配線２によりハードマクロ３、ハードマクロ４、Ｆ／Ｆ
５，６からのクロック接続配線を接続することでクロッ
クを分配する。固定クロック配線２と接続ブロックであ
るハードマクロ３，４、Ｆ／Ｆ５，６のクロック入力端
子はスルーホール９で接続されている。ハードマクロ
３，４、Ｆ／Ｆ５，６は、第１層の信号配線７と、第２
層の信号配線８により回路構成のために接続されてい
る。
路を構成およびクロック電源を供給するために複数の配
線を使用する場合に、規則的なパターンの固定クロック
配線２によりハードマクロ３、ハードマクロ４、Ｆ／Ｆ
５，６からのクロック接続配線を接続することでクロッ
クを分配する。固定クロック配線２と接続ブロックであ
るハードマクロ３，４、Ｆ／Ｆ５，６のクロック入力端
子はスルーホール９で接続されている。ハードマクロ
３，４、Ｆ／Ｆ５，６は、第１層の信号配線７と、第２
層の信号配線８により回路構成のために接続されてい
る。
【００１３】図２は本発明の第２の実施形態の半導体装
置、特にゲートアレー半導体装置の平面図である。
置、特にゲートアレー半導体装置の平面図である。
【００１４】ゲートアレー半導体装置１０上で、回路を
構成およびクロック電源供給に複数の配線を使用する場
合に、固定クロック配線２が配置され、第１層配線下に
はゲート列１１、Ｆ／Ｆ列１２が作りこまれており、ゲ
ート列１１、Ｆ／Ｆ列１２で使用するＦ／Ｆ１３へクロ
ックを、第３層の固定クロック配線２を用いてＦ／Ｆ１
３のクロック入力端子へスルーホール９で接続され、Ｆ
／Ｆ１３間、およびゲート１４間は、信号専用の第１層
配線７と、信号専用の第２層配線８により回路構成のた
めに接続されている。
構成およびクロック電源供給に複数の配線を使用する場
合に、固定クロック配線２が配置され、第１層配線下に
はゲート列１１、Ｆ／Ｆ列１２が作りこまれており、ゲ
ート列１１、Ｆ／Ｆ列１２で使用するＦ／Ｆ１３へクロ
ックを、第３層の固定クロック配線２を用いてＦ／Ｆ１
３のクロック入力端子へスルーホール９で接続され、Ｆ
／Ｆ１３間、およびゲート１４間は、信号専用の第１層
配線７と、信号専用の第２層配線８により回路構成のた
めに接続されている。
【００１５】
【発明の効果】以上説明したように本発明は、信号配線
とは別の配線層を使用して、規則的な固定配線によりハ
ードマクロ、Ｆ／Ｆへクロックを分配することにより、
スタンダードセル半導体装置では各回路の再配置のたび
にクロック供給の配線を設計する必要がなく、ゲートア
レーでは必要に応じてクロックを自由に供給することが
でき、クロック配線が信号層と異なるため、各回路をク
ロック配線に影響されず、自由に信号配線を引くことが
でき、クロック分配が規則的な固定配線で構成されてい
るため半導体装置の性能予測が容易で、ゲートアレー半
導体装置、スタンダードセル半導体装置、フルカスタム
装置のいずれにおいても性能を想定することが容易にで
きるという結果を有する。
とは別の配線層を使用して、規則的な固定配線によりハ
ードマクロ、Ｆ／Ｆへクロックを分配することにより、
スタンダードセル半導体装置では各回路の再配置のたび
にクロック供給の配線を設計する必要がなく、ゲートア
レーでは必要に応じてクロックを自由に供給することが
でき、クロック配線が信号層と異なるため、各回路をク
ロック配線に影響されず、自由に信号配線を引くことが
でき、クロック分配が規則的な固定配線で構成されてい
るため半導体装置の性能予測が容易で、ゲートアレー半
導体装置、スタンダードセル半導体装置、フルカスタム
装置のいずれにおいても性能を想定することが容易にで
きるという結果を有する。
【図１】本発明のスタンダードセル半導体装置の平面図
である。
である。
【図２】本発明のゲートアレー半導体装置の平面図であ
る。
る。
【図３】従来のゲートアレー形半導体装置の平面図であ
る。
る。
【図４】従来のスタンダードセル，フルカスタム半導体
装置の平面図である。
装置の平面図である。
１ スタンダードセル半導体装置 ２ 第３層の固定クロック配線 ３，４ ハードマクロ ５，６，１３ Ｆ／Ｆ ７ 第１層の信号専用配線 ８ 第２層の信号専用配線 ９ 第３層の固定クロック配線とハードマクロ、Ｆ／
Ｆのクロック入力端子接続用スルーホール １０ ゲートアレー半導体装置 １１ ゲート配置列 １２ Ｆ／Ｆ配置列 １４ ゲート
Ｆのクロック入力端子接続用スルーホール １０ ゲートアレー半導体装置 １１ ゲート配置列 １２ Ｆ／Ｆ配置列 １４ ゲート
Claims (2)
- 【請求項１】 複数層の配線を有するゲートアレー構造
の半導体装置において、 クロック信号分配用のクロック配線が専用の配線層に規
則的なパターンで形成され、前記クロック信号により機
能する回路と前記クロック配線を接続する接続ブロック
を有することを特徴とするゲートアレー構造の半導体装
置。 - 【請求項２】 複数層の配線を有するスタンダードセ
ル，フルカスタム構造の半導体装置において、 クロック信号分配用のクロック配線が専用の配線層に規
則的なパターンで形成され、前記クロック信号により機
能する回路と前記クロック配線を接続する接続ブロック
を有することを特徴とするスタンダードセル，フルカス
タム構造の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382496A JPH09213887A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1382496A JPH09213887A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213887A true JPH09213887A (ja) | 1997-08-15 |
Family
ID=11844030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1382496A Pending JPH09213887A (ja) | 1996-01-30 | 1996-01-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213887A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010050244A (ja) * | 2008-08-21 | 2010-03-04 | Nec Electronics Corp | 自動配置配線方法 |
| US8030797B2 (en) | 2007-09-07 | 2011-10-04 | Nec Corporation | Apparatus, circuit and method of wiring for supplying power |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0435065A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | マスタスライス半導体集積回路装置 |
| JPH04255246A (ja) * | 1991-02-07 | 1992-09-10 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JPH05218201A (ja) * | 1992-01-30 | 1993-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1996
- 1996-01-30 JP JP1382496A patent/JPH09213887A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0435065A (ja) * | 1990-05-31 | 1992-02-05 | Fujitsu Ltd | マスタスライス半導体集積回路装置 |
| JPH04255246A (ja) * | 1991-02-07 | 1992-09-10 | Toshiba Corp | 半導体集積回路及びその設計方法 |
| JPH05218201A (ja) * | 1992-01-30 | 1993-08-27 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8030797B2 (en) | 2007-09-07 | 2011-10-04 | Nec Corporation | Apparatus, circuit and method of wiring for supplying power |
| JP2010050244A (ja) * | 2008-08-21 | 2010-03-04 | Nec Electronics Corp | 自動配置配線方法 |
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