JPH04255246A - 半導体集積回路及びその設計方法 - Google Patents
半導体集積回路及びその設計方法Info
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- JPH04255246A JPH04255246A JP3016421A JP1642191A JPH04255246A JP H04255246 A JPH04255246 A JP H04255246A JP 3016421 A JP3016421 A JP 3016421A JP 1642191 A JP1642191 A JP 1642191A JP H04255246 A JPH04255246 A JP H04255246A
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 101150027062 hip2 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】［発明の目的］
【０００２】
【産業上の利用分野】本発明は、一定電圧の電源あるい
は同一タイミングの信号を、各基本回路に供給する半導
体集積回路及びその設計方法に関する。
は同一タイミングの信号を、各基本回路に供給する半導
体集積回路及びその設計方法に関する。
【０００３】
【従来の技術】図８は、従来の電源配線方法による半導
体基板の平面図である。集積回路は半導体素子を組み合
わせた基本回路３を、ある面積を持ったｃｈｉｐ（半導
体基板）２上に配置し、素子間を電源配線１１により結
線して構成される。この各基本回路３を動作させるため
に、電源外部端子１２より入力されたある一定電圧の電
源を各基本回路３に供給する必要がある。
体基板の平面図である。集積回路は半導体素子を組み合
わせた基本回路３を、ある面積を持ったｃｈｉｐ（半導
体基板）２上に配置し、素子間を電源配線１１により結
線して構成される。この各基本回路３を動作させるため
に、電源外部端子１２より入力されたある一定電圧の電
源を各基本回路３に供給する必要がある。
【０００４】ところが、電源外部端子１２から各基本回
路３に至る配線抵抗が一定でないため、配線抵抗による
電位降下が一定にならず、各基本回路３に与えられる実
際の電源電圧は一定にならない。例えば、電源外部端子
１２からの電源配線距離が短い回路３ａと長い回路３ｂ
では、後者は前者より電源外部端子１２に与えた電圧か
らの電位降下が大きく、実際に与えられる電源電圧が異
なってしまう。電源電圧の低いＧａＡｓ ＩＣや消費
電力の大きなＥＣＬ ＩＣでは、電位降下による各基
本回路３の電源電圧の差異が、基本回路３の動作に大き
く影響してしまう程大きくなるため、集積回路設計の上
で困難を伴う問題となっている。
路３に至る配線抵抗が一定でないため、配線抵抗による
電位降下が一定にならず、各基本回路３に与えられる実
際の電源電圧は一定にならない。例えば、電源外部端子
１２からの電源配線距離が短い回路３ａと長い回路３ｂ
では、後者は前者より電源外部端子１２に与えた電圧か
らの電位降下が大きく、実際に与えられる電源電圧が異
なってしまう。電源電圧の低いＧａＡｓ ＩＣや消費
電力の大きなＥＣＬ ＩＣでは、電位降下による各基
本回路３の電源電圧の差異が、基本回路３の動作に大き
く影響してしまう程大きくなるため、集積回路設計の上
で困難を伴う問題となっている。
【０００５】また、クロック信号配線についても、同様
なことが考えられる。図９は、従来のクロック信号配線
方法による半導体基板の平面図である。同図のように、
素子間をクロック信号配線１３により結線している。各
基本回路３の動作を同期させるさせるために、クロック
信号外部端子１４または集積回路内部のクロック信号発
生回路１５より入力されたクロック信号を各基本回路３
に供給する必要がある。
なことが考えられる。図９は、従来のクロック信号配線
方法による半導体基板の平面図である。同図のように、
素子間をクロック信号配線１３により結線している。各
基本回路３の動作を同期させるさせるために、クロック
信号外部端子１４または集積回路内部のクロック信号発
生回路１５より入力されたクロック信号を各基本回路３
に供給する必要がある。
【０００６】ところが、クロック信号外部端子１４から
各基本回路３に至る配線距離が一定でないため、クロッ
ク信号の遅延時間に差ができる。例えば、クロック信号
配線距離が長い回路３ｂでは、短い回路３ａより入力さ
れたクロック信号からの遅延時間間が大きく、実際に与
えられるクロック信号の入力タイミングが異なってしま
う。
各基本回路３に至る配線距離が一定でないため、クロッ
ク信号の遅延時間に差ができる。例えば、クロック信号
配線距離が長い回路３ｂでは、短い回路３ａより入力さ
れたクロック信号からの遅延時間間が大きく、実際に与
えられるクロック信号の入力タイミングが異なってしま
う。
【０００７】
【発明が解決しようとする課題】このように、従来の配
線方法では、各基本回路に与えられる電源電圧が一定に
ならなかったり、クロック信号の遅延時間に差がでてし
まう。このような結果、各基本回路の動作が不安定にな
るという問題があった。本発明は、従来の事情に鑑みて
なされたものであり、その目的とするところは、電源外
部端子から各基本回路までの電位降下を一定にし、ある
いはクロック信号外部端子から各基本回路までの遅延時
間を一定にすることにより、各基本回路の動作不良を防
ぐことができる半導体集積回路及びその設計方法を提供
することにある。
線方法では、各基本回路に与えられる電源電圧が一定に
ならなかったり、クロック信号の遅延時間に差がでてし
まう。このような結果、各基本回路の動作が不安定にな
るという問題があった。本発明は、従来の事情に鑑みて
なされたものであり、その目的とするところは、電源外
部端子から各基本回路までの電位降下を一定にし、ある
いはクロック信号外部端子から各基本回路までの遅延時
間を一定にすることにより、各基本回路の動作不良を防
ぐことができる半導体集積回路及びその設計方法を提供
することにある。
【０００８】［発明の構成］
【０００９】
【課題を解決するための手段】上記目的を達成するため
、第１の発明は、半導体集積回路の電源外部端子からこ
の集積回路内に配置される各素子までにフラクタル形状
の電源配線を配置し、前記電源外部端子から各素子に供
給される電源電圧の電位降下を揃えるようにしている。 また、第２の発明は、半導体集積回路のクロック信号外
部端子からこの集積回路内に配置される各素子までにフ
ラクタル形状のクロック信号配線を配置し、前記クロッ
ク信号外部端子から各素子に供給されるクロック信号の
タイミングを揃えるようにしている。
、第１の発明は、半導体集積回路の電源外部端子からこ
の集積回路内に配置される各素子までにフラクタル形状
の電源配線を配置し、前記電源外部端子から各素子に供
給される電源電圧の電位降下を揃えるようにしている。 また、第２の発明は、半導体集積回路のクロック信号外
部端子からこの集積回路内に配置される各素子までにフ
ラクタル形状のクロック信号配線を配置し、前記クロッ
ク信号外部端子から各素子に供給されるクロック信号の
タイミングを揃えるようにしている。
【００１０】
【作用】本発明による集積回路の配線方法は、外部端子
から各基本回路までの配線長を各基本回路に対して一定
に揃えることにより、各基本回路までの電源配線抵抗を
一定に揃え、外部端子に与えられた電源電圧からの電位
降下を各基本回路に対して一定にしている。あるいは、
各基本回路までのクロック信号の配線距離を一定に揃え
、外部端子に与えられたクロック信号の遅延時間を各基
本回路に対して一定にしている。このような、外部端子
から各基本回路までの配線長を各基本回路に対して一定
に揃える為に、階層（以下、ブロックという）ごとに自
己相似的な形状を持つフラクタル図形を用いている。
から各基本回路までの配線長を各基本回路に対して一定
に揃えることにより、各基本回路までの電源配線抵抗を
一定に揃え、外部端子に与えられた電源電圧からの電位
降下を各基本回路に対して一定にしている。あるいは、
各基本回路までのクロック信号の配線距離を一定に揃え
、外部端子に与えられたクロック信号の遅延時間を各基
本回路に対して一定にしている。このような、外部端子
から各基本回路までの配線長を各基本回路に対して一定
に揃える為に、階層（以下、ブロックという）ごとに自
己相似的な形状を持つフラクタル図形を用いている。
【００１１】
【実施例】以下に本発明の設計方法による実施例を図面
を参照して説明する。まず、第１の発明となる電源配線
方法について説明する。図１に第１の発明によるレイア
ウト例を示す。パッド１で囲まれた長方形のｃｈｉｐ２
の一片が２のＮ乗個に等分されるように、格子状に引い
た線（図中、破線）によって分割したものを基本単位３
とする。この基本単位３中の回路がそれぞれの基本単位
３についてすべて同じ消費電力を持つ場合。または、基
本回路の配置を調整して、前述の各基本単位３ごとの消
費電力を同じなにるように揃えた場合を考える。
を参照して説明する。まず、第１の発明となる電源配線
方法について説明する。図１に第１の発明によるレイア
ウト例を示す。パッド１で囲まれた長方形のｃｈｉｐ２
の一片が２のＮ乗個に等分されるように、格子状に引い
た線（図中、破線）によって分割したものを基本単位３
とする。この基本単位３中の回路がそれぞれの基本単位
３についてすべて同じ消費電力を持つ場合。または、基
本回路の配置を調整して、前述の各基本単位３ごとの消
費電力を同じなにるように揃えた場合を考える。
【００１２】図２は、配線手順を示すフローチャートで
ある。まず、電源配線４をｃｈｉｐ２の一片の中央Ｏか
らｃｈｉｐ２の中央Ｐまで引く（ステップ１１）。ｃｈ
ｉｐ２全体を１ブロックとし、このブロックを４ブロッ
クに等分する（ステップ１２，１３）。中央Ｐから電源
配線を２方向に分け、ｃｈｉｐ２を２分割した長方形の
中央Ｑまで電源配線５を延長する。さらに、Ｑから電源
配線を２方向に分け、ｃｈｉｐ２を４等分してできた各
ブロックの中央Ｒまで電源配線６を延長する（ステップ
１４）。以上の、ｃｈｉｐ２の中央Ｐからｃｈｉｐ２を
４等分したブロックの中央Ｒまで電源配線を引く過程を
一工程として、各基本単位３に電源配線が与えられるま
でこの工程を繰り返す（ステップ１３乃至１５）。今回
の実施例では、三工程で全ての配線が終了する。以上の
ようにして引かれた配線は各工程の形状が相似であるた
め、各ブロックに於いて自己相似性を持つフラクタル形
状であると言える。
ある。まず、電源配線４をｃｈｉｐ２の一片の中央Ｏか
らｃｈｉｐ２の中央Ｐまで引く（ステップ１１）。ｃｈ
ｉｐ２全体を１ブロックとし、このブロックを４ブロッ
クに等分する（ステップ１２，１３）。中央Ｐから電源
配線を２方向に分け、ｃｈｉｐ２を２分割した長方形の
中央Ｑまで電源配線５を延長する。さらに、Ｑから電源
配線を２方向に分け、ｃｈｉｐ２を４等分してできた各
ブロックの中央Ｒまで電源配線６を延長する（ステップ
１４）。以上の、ｃｈｉｐ２の中央Ｐからｃｈｉｐ２を
４等分したブロックの中央Ｒまで電源配線を引く過程を
一工程として、各基本単位３に電源配線が与えられるま
でこの工程を繰り返す（ステップ１３乃至１５）。今回
の実施例では、三工程で全ての配線が終了する。以上の
ようにして引かれた配線は各工程の形状が相似であるた
め、各ブロックに於いて自己相似性を持つフラクタル形
状であると言える。
【００１３】この一工程を図３を用いて説明する。この
一工程で引かれる配線はＨ型の形状をしており、一つ前
の工程の終点を今回の工程の始点とし４つの各終点に至
る。この一工程で引かれる配線の長さは、上記のｃｈｉ
ｐ２の中央Ｐからｃｈｉｐ２を４等分した各ブロックの
中央Ｒまで電源配線５，６を引くと言う最初の工程では
、Ｈ型の横線５の長さと縦線６の長さはそれぞれに平行
するｃｈｉｐ２の各辺ａ，ｂの２分の１になる。この工
程で引かれるＨ型の終点Ｒを始点とする次の工程では、
Ｈ型の横線の長さと縦線の長さはそれぞれに平行するｃ
ｈｉｐ２の各辺ａ，ｂの４分の１になる。
一工程で引かれる配線はＨ型の形状をしており、一つ前
の工程の終点を今回の工程の始点とし４つの各終点に至
る。この一工程で引かれる配線の長さは、上記のｃｈｉ
ｐ２の中央Ｐからｃｈｉｐ２を４等分した各ブロックの
中央Ｒまで電源配線５，６を引くと言う最初の工程では
、Ｈ型の横線５の長さと縦線６の長さはそれぞれに平行
するｃｈｉｐ２の各辺ａ，ｂの２分の１になる。この工
程で引かれるＨ型の終点Ｒを始点とする次の工程では、
Ｈ型の横線の長さと縦線の長さはそれぞれに平行するｃ
ｈｉｐ２の各辺ａ，ｂの４分の１になる。
【００１４】この様にして繰り返されたＮ番目の工程に
於いてはＨ型の横線の長さと縦線の長さはそれぞれに平
行するｃｈｉｐ２の各辺ａ，ｂの２のＮ乗分の１になる
。従って、各基本単位までの総配線長は、一辺を２のＮ
乗個に分けて基本単位を作った場合、（外部端子からｃ
ｈｉｐ面全体の中央までの配線長）＋（ｃｈｉｐの一辺
の長さの２分の１）＋（ｃｈｉｐの他の一辺の長さの２
分の１）×２＋（ｃｈｉｐの一辺の長さの４分の１）＋
（ｃｈｉｐの他の一辺の長さの４分の１）×２＋（ｃｈ
ｉｐの一辺の長さの８分の１）＋（ｃｈｉｐの他の一辺
の長さの８分の１）×２＋・・・・・
・・・・・＋（ｃｈｉｐ
の一辺の長さの２のＮ乗分の１）＋
（ｃｈｉｐの他の一辺の長さの２のＮ乗分の１）×２
となり、すべての基本単位までの電源配線長をこの
配線長と等しくできる。すべての電源配線長が等しく、
各ブロックでの電源線幅が等しければ、電源線終端での
電位降下を等しくすることが可能になる。
於いてはＨ型の横線の長さと縦線の長さはそれぞれに平
行するｃｈｉｐ２の各辺ａ，ｂの２のＮ乗分の１になる
。従って、各基本単位までの総配線長は、一辺を２のＮ
乗個に分けて基本単位を作った場合、（外部端子からｃ
ｈｉｐ面全体の中央までの配線長）＋（ｃｈｉｐの一辺
の長さの２分の１）＋（ｃｈｉｐの他の一辺の長さの２
分の１）×２＋（ｃｈｉｐの一辺の長さの４分の１）＋
（ｃｈｉｐの他の一辺の長さの４分の１）×２＋（ｃｈ
ｉｐの一辺の長さの８分の１）＋（ｃｈｉｐの他の一辺
の長さの８分の１）×２＋・・・・・
・・・・・＋（ｃｈｉｐ
の一辺の長さの２のＮ乗分の１）＋
（ｃｈｉｐの他の一辺の長さの２のＮ乗分の１）×２
となり、すべての基本単位までの電源配線長をこの
配線長と等しくできる。すべての電源配線長が等しく、
各ブロックでの電源線幅が等しければ、電源線終端での
電位降下を等しくすることが可能になる。
【００１５】また、高集積化の為や消費電力の大きな差
のために上記レイアウトがそのまま使えない場合は、図
４に示すように配線が２つに別れる点ｘ，ｙ，ｚで、配
線が２つに別れた先の２つのブロックでの総消費電力を
比較し、２つのブロックへ電源を供給する電源線幅を総
消費電力にあわせて決定し、電源線終端での電位降下を
等しくする事によって適用が可能になる。
のために上記レイアウトがそのまま使えない場合は、図
４に示すように配線が２つに別れる点ｘ，ｙ，ｚで、配
線が２つに別れた先の２つのブロックでの総消費電力を
比較し、２つのブロックへ電源を供給する電源線幅を総
消費電力にあわせて決定し、電源線終端での電位降下を
等しくする事によって適用が可能になる。
【００１６】これには、図４中のある分岐点から次段の
２つの分岐点までの各々の電位降下を等しくそろえれば
良い。すなわち、１番目の分岐点ｘから２番目の分岐点
ｙまでの左右２か所の電位降下を等しく、２番目の分岐
点ｙから３番目の分岐点ｚまでの４か所の電位降下をす
べて等しくなるように配線幅Ｗを調節する。以上を図中
の記号を用いて式に表すと次のようになる。
２つの分岐点までの各々の電位降下を等しくそろえれば
良い。すなわち、１番目の分岐点ｘから２番目の分岐点
ｙまでの左右２か所の電位降下を等しく、２番目の分岐
点ｙから３番目の分岐点ｚまでの４か所の電位降下をす
べて等しくなるように配線幅Ｗを調節する。以上を図中
の記号を用いて式に表すと次のようになる。
【００１７】
【数１】
【００１８】この式を変形してＩとＷの関係に書き直す
と、 ＩＬ ／ＷＬ ＝ＩＲ ／ＷＲ ＩＬ
Ｌ／ＷＬＬ＝ＩＬＲ／ＷＬＲ＝ＩＲＬ／ＷＲＬ＝ＩＲＲ
／ＷＲＲ ＩＬＬＬ ／ＷＬＬＬ ＝ＩＬＬＲ
／ＷＬＬＲ ＝ＩＬＲＬ ／ＷＬＲＬ ＝ＩＬＲＲ ／
ＷＬＲＲ ＝ＩＲＬＬ ／ＷＲＬＬ ＝ＩＲＬＲ
／ＷＲＬＲ ＝ＩＲＲＬ ／ＷＲＲＬ ＝ＩＲＲＲ ／
ＷＲＲＲ ・ ・ となるように配線幅Ｗを決める。
と、 ＩＬ ／ＷＬ ＝ＩＲ ／ＷＲ ＩＬ
Ｌ／ＷＬＬ＝ＩＬＲ／ＷＬＲ＝ＩＲＬ／ＷＲＬ＝ＩＲＲ
／ＷＲＲ ＩＬＬＬ ／ＷＬＬＬ ＝ＩＬＬＲ
／ＷＬＬＲ ＝ＩＬＲＬ ／ＷＬＲＬ ＝ＩＬＲＲ ／
ＷＬＲＲ ＝ＩＲＬＬ ／ＷＲＬＬ ＝ＩＲＬＲ
／ＷＲＬＲ ＝ＩＲＲＬ ／ＷＲＲＬ ＝ＩＲＲＲ ／
ＷＲＲＲ ・ ・ となるように配線幅Ｗを決める。
【００１９】次に、第２の発明となるクロック信号配線
方法について説明する。図５は、第２の発明によるレイ
アウト例を示す。図１と同様に、パッド１で囲まれたｃ
ｈｉｐ２を格子状に分割したものが基本単位３である。 図６は、図２と同様な配線手順を示すフローチャートで
ある。ｃｈｉｐ２の一片の中央Ｏに位置するクロック信
号発生回路７からｃｈｉｐ２の中央Ｐまでクロック信号
配線８を引く（ステップ２１）。以下は第１の発明で説
明したと同様な方法により、ブロックの４等分と各ブロ
ックの中央までクロック信号配線９，１０を引く工程と
を、各基本単位３にクロック信号配線が与えられるまで
繰り返す（ステップ２３乃至２５）。これにより、図５
のようなフラクタル形状のクロック信号が配線される。
方法について説明する。図５は、第２の発明によるレイ
アウト例を示す。図１と同様に、パッド１で囲まれたｃ
ｈｉｐ２を格子状に分割したものが基本単位３である。 図６は、図２と同様な配線手順を示すフローチャートで
ある。ｃｈｉｐ２の一片の中央Ｏに位置するクロック信
号発生回路７からｃｈｉｐ２の中央Ｐまでクロック信号
配線８を引く（ステップ２１）。以下は第１の発明で説
明したと同様な方法により、ブロックの４等分と各ブロ
ックの中央までクロック信号配線９，１０を引く工程と
を、各基本単位３にクロック信号配線が与えられるまで
繰り返す（ステップ２３乃至２５）。これにより、図５
のようなフラクタル形状のクロック信号が配線される。
【００２０】図７は一工程によるクロック信号配線であ
り、図３と同様にＨ型の形状をしている。また、配線の
長さも電源配線と同様に、Ｈ型の横線９の長さと縦線１
０の長さはそれぞれに平行するｃｈｉｐ２の各辺ａ，ｂ
の２分の１になる。Ｎ番目の工程に於いては、Ｈ型の横
線の長さと縦線の長さはそれぞれに平行するｃｈｉｐ２
の各辺ａ，ｂの２のＮ乗分の１になる。
り、図３と同様にＨ型の形状をしている。また、配線の
長さも電源配線と同様に、Ｈ型の横線９の長さと縦線１
０の長さはそれぞれに平行するｃｈｉｐ２の各辺ａ，ｂ
の２分の１になる。Ｎ番目の工程に於いては、Ｈ型の横
線の長さと縦線の長さはそれぞれに平行するｃｈｉｐ２
の各辺ａ，ｂの２のＮ乗分の１になる。
【００２１】従って、各基本単位までのクロック信号の
総配線長は、電源線の場合の総配線長と同様に、（外部
端子からｃｈｉｐ面全体の中央までの配線長）＋（ｃｈ
ｉｐの一辺の長さの２分の１）＋（ｃｈｉｐの他の一辺
の長さの２分の１）×２＋（ｃｈｉｐの一辺の長さの４
分の１）＋（ｃｈｉｐの他の一辺の長さの４分の１）×
２＋（ｃｈｉｐの一辺の長さの８分の１）＋（ｃｈｉｐ
の他の一辺の長さの８分の１）×２＋・・・・・
・・・・・＋
（ｃｈｉｐの一辺の長さの２のＮ乗分の１）＋
（ｃｈｉｐの他の一辺の長さの２のＮ乗分の
１）×２
となり、すべての基本単位３までのクロ
ック信号配線長を等しくすることによって、各基本単位
までのクロック信号タイミングを揃えることが可能にな
る。
総配線長は、電源線の場合の総配線長と同様に、（外部
端子からｃｈｉｐ面全体の中央までの配線長）＋（ｃｈ
ｉｐの一辺の長さの２分の１）＋（ｃｈｉｐの他の一辺
の長さの２分の１）×２＋（ｃｈｉｐの一辺の長さの４
分の１）＋（ｃｈｉｐの他の一辺の長さの４分の１）×
２＋（ｃｈｉｐの一辺の長さの８分の１）＋（ｃｈｉｐ
の他の一辺の長さの８分の１）×２＋・・・・・
・・・・・＋
（ｃｈｉｐの一辺の長さの２のＮ乗分の１）＋
（ｃｈｉｐの他の一辺の長さの２のＮ乗分の
１）×２
となり、すべての基本単位３までのクロ
ック信号配線長を等しくすることによって、各基本単位
までのクロック信号タイミングを揃えることが可能にな
る。
【００２２】本発明は、ｃｈｉｐ面全体に基本回路が均
一に分布するゲートアレイ方式によるレイアウトに対し
ては容易に適用できる。また、ゲートアレイ方式以外の
スタンダードセルやフルカスタムレイアウトに於いても
上記の基本単位ごとに消費電力が揃うように基本回路を
分配すれば、上記の方法をそのまま適用できる。また、
本発明は電源電圧の低いＧａＡｓや集積回路や消費電力
の大きなＥＣＬ集積回路の電源電圧安定化には特に有効
である。
一に分布するゲートアレイ方式によるレイアウトに対し
ては容易に適用できる。また、ゲートアレイ方式以外の
スタンダードセルやフルカスタムレイアウトに於いても
上記の基本単位ごとに消費電力が揃うように基本回路を
分配すれば、上記の方法をそのまま適用できる。また、
本発明は電源電圧の低いＧａＡｓや集積回路や消費電力
の大きなＥＣＬ集積回路の電源電圧安定化には特に有効
である。
【００２３】
【発明の効果】以上述べたように、本発明の半導体集積
回路及びその設計方法によれば、各基本回路までの電位
降下あるいは遅延時間を全て等しくすることができる。 これにより、全ての基本回路に供給される電源電圧ある
いはクロック信号のタイミングを一定にすることができ
、全ての基本回路の動作を安定させることが可能となる
。
回路及びその設計方法によれば、各基本回路までの電位
降下あるいは遅延時間を全て等しくすることができる。 これにより、全ての基本回路に供給される電源電圧ある
いはクロック信号のタイミングを一定にすることができ
、全ての基本回路の動作を安定させることが可能となる
。
【図面の簡単な説明】
【図１】本発明の電源配線方法による半導体集積回路に
係わる一実施例の平面図である。
係わる一実施例の平面図である。
【図２】本発明の電源配線方法による配線手順を示すフ
ローチャートである。
ローチャートである。
【図３】本発明の電源配線方法による半導体集積回路の
１ブロックの平面図である。
１ブロックの平面図である。
【図４】本発明において、配線幅を調節して配線する様
子を示す配線図である。
子を示す配線図である。
【図５】本発明のクロック信号配線方法による半導体集
積回路に係わる一実施例の平面図である。
積回路に係わる一実施例の平面図である。
【図６】本発明のクロック信号配線方法による配線手順
を示すフローチャートである。
を示すフローチャートである。
【図７】本発明のクロック信号配線方法による半導体集
積回路の１ブロックの平面図である。
積回路の１ブロックの平面図である。
【図８】従来の電源配線方法による半導体集積回路を示
す平面図である。
す平面図である。
【図９】従来のクロック信号配線方法による半導体集積
回路を示す平面図である。
回路を示す平面図である。
１ パッド
２ ｃｈｉｐ（半導体基板）
３ 基本単位
４，５，６ 電源配線
７ クロック信号発生回路
８，９，１０ クロック信号配線
Ｏ，Ｐ，Ｑ，Ｒ ブロックの中央
ｘ，ｙ，ｚ 分岐点
Claims (4)
- 【請求項１】 半導体集積回路の外部端子からこの集
積回路内に配置される各素子までにフラクタル形状の配
線を配置し、前記外部端子から各素子までの配線条件を
揃えるようにしたことを特徴とする半導体集積回路。 - 【請求項２】 半導体集積回路の電源外部端子からこ
の集積回路内に配置される各素子までにフラクタル形状
の電源配線を配置し、前記電源外部端子から各素子に供
給される電源電圧の電位降下を揃えるようにしたことを
特徴とする半導体集積回路。 - 【請求項３】 半導体集積回路のクロック信号外部端
子からこの集積回路内に配置される各素子までにフラク
タル形状のクロック信号配線を配置し、前記クロック信
号外部端子から各素子に供給されるクロック信号のタイ
ミングを揃えるようにしたことを特徴とする半導体集積
回路。 - 【請求項４】 半導体集積回路の一片の中央からこの
集積回路全体の中央まで配線し、この中央から前記集積
回路を４等分した各階層の中央までＨ型に配線し、４等
分した各階層の中央からさらに４等分した各階層の中央
までＨ型に配線し、各階層の４等分とＨ型の配線を、前
記半導体集積回路内に配置される各素子に配線が与えら
れるまで繰り返すことを特徴とする半導体集積回路の設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016421A JPH04255246A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路及びその設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016421A JPH04255246A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路及びその設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04255246A true JPH04255246A (ja) | 1992-09-10 |
Family
ID=11915776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016421A Pending JPH04255246A (ja) | 1991-02-07 | 1991-02-07 | 半導体集積回路及びその設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04255246A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642161A1 (en) * | 1993-09-06 | 1995-03-08 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| JPH09213887A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体装置 |
| WO2004109799A1 (en) * | 2003-06-11 | 2004-12-16 | Koninklijke Philips Electronics N.V. | Power distribution network of an integrated circuit |
| JP2005332979A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体集積回路装置及びその設計方法 |
-
1991
- 1991-02-07 JP JP3016421A patent/JPH04255246A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0642161A1 (en) * | 1993-09-06 | 1995-03-08 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| US5594281A (en) * | 1993-09-06 | 1997-01-14 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having wiring structure of an integrated circuit in which a plurality of logic circuits of the same structure are arranged in the same direction |
| JPH09213887A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体装置 |
| WO2004109799A1 (en) * | 2003-06-11 | 2004-12-16 | Koninklijke Philips Electronics N.V. | Power distribution network of an integrated circuit |
| JP2005332979A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体集積回路装置及びその設計方法 |
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