JPS62169445A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62169445A JPS62169445A JP1237886A JP1237886A JPS62169445A JP S62169445 A JPS62169445 A JP S62169445A JP 1237886 A JP1237886 A JP 1237886A JP 1237886 A JP1237886 A JP 1237886A JP S62169445 A JPS62169445 A JP S62169445A
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Links
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- 238000001465 metallisation Methods 0.000 claims description 8
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特にマスタースライス型
の半導体装置におけるレイアウト構造に関する。
の半導体装置におけるレイアウト構造に関する。
マスタースライスの中でも複数の素子からなるユニット
セルを半導体基板上に行列状に配列し、セル内の各素子
間及びセル間をメタライズパタンにより結線することに
より、種々の回路を構成するゲートアレイと呼ばれるセ
ミカスタムＩＣは、短期間で所望の機能をもつ品種を製
造する上で有効とされている。そのメタライズパタンを
設計する上ではコンピュータが大きな役割をはたしてい
る。
セルを半導体基板上に行列状に配列し、セル内の各素子
間及びセル間をメタライズパタンにより結線することに
より、種々の回路を構成するゲートアレイと呼ばれるセ
ミカスタムＩＣは、短期間で所望の機能をもつ品種を製
造する上で有効とされている。そのメタライズパタンを
設計する上ではコンピュータが大きな役割をはたしてい
る。
回路ブロックをはじめ、電源供給用配線、ポンディング
パッド等ＩＣ品種間で共用化できるメタライズパタンは
あらかじめ設計され固定形状バタンとしてライブラリ内
に登録しておく。実品種を設計する際には、あらかじめ
レイアウト構造により設定された規則をもとζこ、コン
ビーータが各固定形状パタンを適宜配置し、各パターン
間の結線も自動的に行なう。その為、ゲートアレイ内の
素子形状はフルカスタムＩＣ内のそれに較べて極端に規
格化がなされている。
パッド等ＩＣ品種間で共用化できるメタライズパタンは
あらかじめ設計され固定形状バタンとしてライブラリ内
に登録しておく。実品種を設計する際には、あらかじめ
レイアウト構造により設定された規則をもとζこ、コン
ビーータが各固定形状パタンを適宜配置し、各パターン
間の結線も自動的に行なう。その為、ゲートアレイ内の
素子形状はフルカスタムＩＣ内のそれに較べて極端に規
格化がなされている。
第２図はＭＯ８型ゲートアレイの内部セル配列を模式的
に示した例である。セル領域１１．１２にＰｃｈ 、
Ｎｃｈ トランジスタで構成されるユニットセルが配列
され、その間に配線領域２１，２２゜２３が設けられて
いる。各ＭＯＳトランジスタ（以下ＭＯ８Ｔｒと記す）
はセル領域から配線領域にかけて延在し、各ゲート電［
４１，４２ソース、ドレイン領域４３，４４．４５へは
任意の位置にメタライズバタンとのコンタクトが形成し
得る様になっている。
に示した例である。セル領域１１．１２にＰｃｈ 、
Ｎｃｈ トランジスタで構成されるユニットセルが配列
され、その間に配線領域２１，２２゜２３が設けられて
いる。各ＭＯＳトランジスタ（以下ＭＯ８Ｔｒと記す）
はセル領域から配線領域にかけて延在し、各ゲート電［
４１，４２ソース、ドレイン領域４３，４４．４５へは
任意の位置にメタライズバタンとのコンタクトが形成し
得る様になっている。
複雑、大規模な回路ブロックを除き、回路ブロック内の
配線はセル領域内で完結し、配線領域内へはみ出したト
ランジスタ部にはブロック間の入出力端子用のコンタク
トを設置する。
配線はセル領域内で完結し、配線領域内へはみ出したト
ランジスタ部にはブロック間の入出力端子用のコンタク
トを設置する。
〔発明が解決しようとする問題点〕
ＭＯ８Ｔｒで構成した回路、例えばインバータナトは構
成するＭＯ８Ｔｒのチャンネル長が同じ場合、その負荷
駆動能力はトランジスタの電流利得ｐｍに比例する。ｐ
ｍはトランジスタのチャンネル幅（ｏｃトランジスタ占
有面積）ｌこ直接依存しており、大きな負荷を駆動する
場合、チャンネル幅Ｗの大きなトランジスタが有利であ
る。一方負荷が小さな場合寄生容量などの点からチャン
ネル幅Ｗの小さなトランジスタの方が動作速度上有利と
なる。
成するＭＯ８Ｔｒのチャンネル長が同じ場合、その負荷
駆動能力はトランジスタの電流利得ｐｍに比例する。ｐ
ｍはトランジスタのチャンネル幅（ｏｃトランジスタ占
有面積）ｌこ直接依存しており、大きな負荷を駆動する
場合、チャンネル幅Ｗの大きなトランジスタが有利であ
る。一方負荷が小さな場合寄生容量などの点からチャン
ネル幅Ｗの小さなトランジスタの方が動作速度上有利と
なる。
ＭＯ８ゲートアレイのマスター基板上のトランジスタは
、その内部回路ブロック間を接続する配線長、つまり負
荷容量が不定の為、ある程度の平均負荷量の見積りによ
り内部セルユニット内のＭＯ８Ｔｒは全て同じチャンネ
ルＷに規格化されている。しかしながら、ゲートアレイ
は通常同一回路ブロック構造で内部搭載ゲート数の異な
るマスター基板を複数設計するため、その内部自動配線
領域の広さの相違いにより、内部回路ブロック間の平均
配線長、つまり平均負荷量が異なってく構造、さらには
回路ブロック（＝メタライズバタン形状）まで変える必
要がある。
、その内部回路ブロック間を接続する配線長、つまり負
荷容量が不定の為、ある程度の平均負荷量の見積りによ
り内部セルユニット内のＭＯ８Ｔｒは全て同じチャンネ
ルＷに規格化されている。しかしながら、ゲートアレイ
は通常同一回路ブロック構造で内部搭載ゲート数の異な
るマスター基板を複数設計するため、その内部自動配線
領域の広さの相違いにより、内部回路ブロック間の平均
配線長、つまり平均負荷量が異なってく構造、さらには
回路ブロック（＝メタライズバタン形状）まで変える必
要がある。
またゲート電極バターニング技術等の発達により同じ７
ｍをより短いチャンネル幅Ｗで実現できる様になった場
合でも、回路ブロックの変更なしではＭＯ８Ｔｒ形状を
小さくすることはできない。
ｍをより短いチャンネル幅Ｗで実現できる様になった場
合でも、回路ブロックの変更なしではＭＯ８Ｔｒ形状を
小さくすることはできない。
さらに回路ブロックを含むメタライズバタンは前述した
様に各マスター系列共通の固定形状としてライブラリに
登録してあり、また自動配線規則もセル構造を含む全レ
イアウト構成から決定されており、たとえライブラリ内
の一部のデータを変更する場合でも、膨大な工数を必要
とする。このため搭載ゲート数の異なるマスター基板ご
とに、平均負荷量に応じたＭＯ８Ｔｒを用いることが出
来ないという欠点がある。
様に各マスター系列共通の固定形状としてライブラリに
登録してあり、また自動配線規則もセル構造を含む全レ
イアウト構成から決定されており、たとえライブラリ内
の一部のデータを変更する場合でも、膨大な工数を必要
とする。このため搭載ゲート数の異なるマスター基板ご
とに、平均負荷量に応じたＭＯ８Ｔｒを用いることが出
来ないという欠点がある。
本発明は以上の問題点に鑑み、メタライズバタン形状を
変更することなく、半導体基板上のＭＯ８Ｔｒ形状を変
更し得るレイアウト構造を提供するものである。
変更することなく、半導体基板上のＭＯ８Ｔｒ形状を変
更し得るレイアウト構造を提供するものである。
本発明による半導体装置は、ＭＯＳトツンジスタを含む
複数の素子からなるセル領域とセル間を結ぶ配線の素子
配線領域とが交互に配列され、メタライズパターンの選
択により所望の論理回路を得るマスタースライス型の半
導体装置において、該ＭＯ８）う／ジスタがセル領域と
配線領域との２つの領域にまたがって延在し、かつ、そ
のンーース領域、ドレイン領域及びゲートアレイとメタ
ライズバタンとのコンタクト位置が、セル領域内のみに
配置されていることを特徴とする。
複数の素子からなるセル領域とセル間を結ぶ配線の素子
配線領域とが交互に配列され、メタライズパターンの選
択により所望の論理回路を得るマスタースライス型の半
導体装置において、該ＭＯ８）う／ジスタがセル領域と
配線領域との２つの領域にまたがって延在し、かつ、そ
のンーース領域、ドレイン領域及びゲートアレイとメタ
ライズバタンとのコンタクト位置が、セル領域内のみに
配置されていることを特徴とする。
本発明について図面を参照して説明する。
第１図は本発明の一実施例のＣＭＯＳユニットセル構造
の一例である。ゲート電極５１ 、５２ 。
の一例である。ゲート電極５１ 、５２ 。
５３．５４をはさんで、Ｐｃｈトランジスタのソースは
ドレイン領域６１，６２，６３及びＮｃｈトランジスタ
のソース又はドレイン領域６４，６５゜６６が設けられ
ている。ここで、・ａ印はゲート電極のコンタクト設置
可能な位置、Δ印はソース又はドレイン領域のコンタク
ト設置可能位置を示す。
ドレイン領域６１，６２，６３及びＮｃｈトランジスタ
のソース又はドレイン領域６４，６５゜６６が設けられ
ている。ここで、・ａ印はゲート電極のコンタクト設置
可能な位置、Δ印はソース又はドレイン領域のコンタク
ト設置可能位置を示す。
これらの全コンタクト設置可能位置はセル領域７１内に
のみ設置し、配線領域８１．８２には、ソース・ドレイ
ン領域及びポリシリコン等のゲート電極のみを延ばす。
のみ設置し、配線領域８１．８２には、ソース・ドレイ
ン領域及びポリシリコン等のゲート電極のみを延ばす。
回路ブロック内のパターンはゲート電極コンタクト位置
２及びソース・ドレインコンタクト位置Δ相互の配線に
て構成される。
２及びソース・ドレインコンタクト位置Δ相互の配線に
て構成される。
以上のセル構造とした場合、Ｐｃｈ 、 Ｎｃｈ トラ
ンジスタの各ソース・ドレイン領域及びゲート電極の配
線領域８１．８２側にある縁端部の位置は同セルの上下
セル列から延びたＭＯ８Ｔｒと接触しない限り、任意に
設定できる。したがってその構成する回路の必要に応じ
て電流利得や寄生容量を、チャンネル幅Ｖｖ（ｏｃトラ
ンジスタ占有面積）を変えることにより、ある程度加減
することができ、しかもその変更により、ブロック内外
のメタライズパターンを変える必要はまったくない。
ンジスタの各ソース・ドレイン領域及びゲート電極の配
線領域８１．８２側にある縁端部の位置は同セルの上下
セル列から延びたＭＯ８Ｔｒと接触しない限り、任意に
設定できる。したがってその構成する回路の必要に応じ
て電流利得や寄生容量を、チャンネル幅Ｖｖ（ｏｃトラ
ンジスタ占有面積）を変えることにより、ある程度加減
することができ、しかもその変更により、ブロック内外
のメタライズパターンを変える必要はまったくない。
以上説明した様に、本発明によればメタライズパタンを
設計した後でもマスターレイアウト上のＭＯ８Ｔｒの形
状を変更することが可能であり、製造プロセス等により
ＭＯ８Ｔｒの特性が変わった様な場合でも、マスター系
列内で蓄積運用しているライブラリ内のメタライズブロ
ックデータを変更することなく、ＭＯ８Ｔｒの緒特性を
改善することが出来るという効果がある。
設計した後でもマスターレイアウト上のＭＯ８Ｔｒの形
状を変更することが可能であり、製造プロセス等により
ＭＯ８Ｔｒの特性が変わった様な場合でも、マスター系
列内で蓄積運用しているライブラリ内のメタライズブロ
ックデータを変更することなく、ＭＯ８Ｔｒの緒特性を
改善することが出来るという効果がある。
第１図は本発明の一実施例のユニットセルの構造を示し
た模式図、第２図は従来のユニットセルのアレイ構造を
示した模式図。 １１．１２．７１・・・・・・セル領域、２１，２２゜
２３．８１，８２・・・・・・配線領域、４１，４２゜
５１．５２，５３，５４・−−−−−ゲー）ｔｆｆｉ、
４３ 。 ４４ 、４５ 、６１ 、６２ 、６３ 、６４ 、６
５ 。 ６６・・・・・・ンースードレイン領域、Ｇ・・・・”
−（ｌＮｏｇ源配線、■・・・・・・ＶＤＤ 源配線
。 Ｑ：ＱＮＤ電源１可！ ■ ・ＶＤｏ電源貿（Ｌ
た模式図、第２図は従来のユニットセルのアレイ構造を
示した模式図。 １１．１２．７１・・・・・・セル領域、２１，２２゜
２３．８１，８２・・・・・・配線領域、４１，４２゜
５１．５２，５３，５４・−−−−−ゲー）ｔｆｆｉ、
４３ 。 ４４ 、４５ 、６１ 、６２ 、６３ 、６４ 、６
５ 。 ６６・・・・・・ンースードレイン領域、Ｇ・・・・”
−（ｌＮｏｇ源配線、■・・・・・・ＶＤＤ 源配線
。 Ｑ：ＱＮＤ電源１可！ ■ ・ＶＤｏ電源貿（Ｌ
Claims (2)
- （１）ＭＯＳトランジスタを含む複数の素子からなるセ
ル領域と、セル間を結ぶ配線の通る配線領域とが交互に
配列され、メタライズパターンの選択により所望の論理
回路を得るマスターライス型の半導体装置において、該
ＭＯＳトランジスタがセル領域と配線領域との２つの領
域にまたがって延在し、かつソース領域、ドレイン領域
及びゲート電極とメタライズパターンとのコンタクト位
置がセル領域内のみに配置されていることを特徴とする
半導体装置。 - （２）前記配線領域内におけるソース領域、ドレイン領
域及びゲート電極の大きさが異なる２種類以上ＭＯＳト
ランジスタを有することを特徴とする請求範囲第（１）
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237886A JPS62169445A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237886A JPS62169445A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62169445A true JPS62169445A (ja) | 1987-07-25 |
Family
ID=11803609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237886A Pending JPS62169445A (ja) | 1986-01-22 | 1986-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62169445A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310136A (ja) * | 1987-06-12 | 1988-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライス論理集積回路 |
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
-
1986
- 1986-01-22 JP JP1237886A patent/JPS62169445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63310136A (ja) * | 1987-06-12 | 1988-12-19 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓマスタスライス論理集積回路 |
| US6336207B2 (en) | 1997-05-27 | 2002-01-01 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for designing LSI layout, cell library for designing LSI layout and semiconductor integrated circuit |
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