JPH05167048A - ゲートアレー - Google Patents
ゲートアレーInfo
- Publication number
- JPH05167048A JPH05167048A JP33070991A JP33070991A JPH05167048A JP H05167048 A JPH05167048 A JP H05167048A JP 33070991 A JP33070991 A JP 33070991A JP 33070991 A JP33070991 A JP 33070991A JP H05167048 A JPH05167048 A JP H05167048A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit cells
- cells
- gate array
- nand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 所望の論理回路を実現するための配線経路を
容易に設定することができ、且つ開発期間の短縮化を図
ることができるゲートアレーを提供することを目的とす
る。 【構成】 基本的な論理演算機能を有するＮＡＮＤ回路
セル又はＮＯＲ回路セルの少なくともいずれか一方の回
路セルを予め複数個ずつ互いに未配線のまま半導体基板
上に形成し、これらのＮＡＮＤ回路セル又はＮＯＲ回路
セルの入出力接点間を適宜に配線することにより、任意
の論理回路を実現させる構成とした。
容易に設定することができ、且つ開発期間の短縮化を図
ることができるゲートアレーを提供することを目的とす
る。 【構成】 基本的な論理演算機能を有するＮＡＮＤ回路
セル又はＮＯＲ回路セルの少なくともいずれか一方の回
路セルを予め複数個ずつ互いに未配線のまま半導体基板
上に形成し、これらのＮＡＮＤ回路セル又はＮＯＲ回路
セルの入出力接点間を適宜に配線することにより、任意
の論理回路を実現させる構成とした。
Description
【０００１】
【産業上の利用分野】本発明は、予め基本的な論理回路
を半導体基板に形成しておき、設計仕様などに応じてこ
れらの論理回路を適宜に配線することによって、短期間
で所望の集積回路装置を実現することができるゲートア
レーに関する。
を半導体基板に形成しておき、設計仕様などに応じてこ
れらの論理回路を適宜に配線することによって、短期間
で所望の集積回路装置を実現することができるゲートア
レーに関する。
【０００２】
【従来の技術】このようなゲートアレーにあっては、半
導体基板上に、最も基本的なトランジスタ構造を有する
基本セルが多数配列されると共に、夫々のトランジスタ
のゲート接点やノード接点が未結線のままで形成された
構造となっている。そして、設計仕様などに対応する配
線マスクを使用して、適宜の基本セル間を接続すること
により、所望の論理回路を有する集積回路装置を実現す
ることができるようになっている。したがって、配線マ
スクを変更するだけで、種類の異なった集積回路装置を
実現することができるので、設計期間の短縮化、試作期
間の短縮化、少量多品種化などに対応できるという優れ
た効果が得られる。
導体基板上に、最も基本的なトランジスタ構造を有する
基本セルが多数配列されると共に、夫々のトランジスタ
のゲート接点やノード接点が未結線のままで形成された
構造となっている。そして、設計仕様などに対応する配
線マスクを使用して、適宜の基本セル間を接続すること
により、所望の論理回路を有する集積回路装置を実現す
ることができるようになっている。したがって、配線マ
スクを変更するだけで、種類の異なった集積回路装置を
実現することができるので、設計期間の短縮化、試作期
間の短縮化、少量多品種化などに対応できるという優れ
た効果が得られる。
【０００３】一例としてＣＭＯＳゲートアレーの場合に
ついて更に具体的に述べると、基本セルとして、図５に
示すような、最も基本的なｎチャンネルＭＯＳＦＥＴや
ｐチャンネルＭＯＳＦＥＴが適用され、これらのＭＯＳ
ＦＥＴは半導体基板上に予め未結線の状態で形成されて
いる。そして、例えば、図６（ｂ）に示すような２個の
ＮＡＮＤ回路でＣＭＯＳのＲＳフリップフロップを形成
しようとする場合には、図６（ａ）に示すように、各Ｍ
ＯＳＦＥＴのゲート、ドレイン及びソース接点間を配線
マスクに応じてメタル配線することにより実現できる。
ついて更に具体的に述べると、基本セルとして、図５に
示すような、最も基本的なｎチャンネルＭＯＳＦＥＴや
ｐチャンネルＭＯＳＦＥＴが適用され、これらのＭＯＳ
ＦＥＴは半導体基板上に予め未結線の状態で形成されて
いる。そして、例えば、図６（ｂ）に示すような２個の
ＮＡＮＤ回路でＣＭＯＳのＲＳフリップフロップを形成
しようとする場合には、図６（ａ）に示すように、各Ｍ
ＯＳＦＥＴのゲート、ドレイン及びソース接点間を配線
マスクに応じてメタル配線することにより実現できる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のゲートアレーにあっては、最も基本的なトラ
ンジスタのレベルで基本セルが形成されているので、ど
のような論理回路をも実現し得るという優れた汎用性を
備えているが、配線マスクを制作する際に、実現しよう
とする論理回路を個々のトランジスタレベルで考えなけ
ればならないことから、極めて込み入った配線設計が必
要となり、開発期間の短縮化の効果を十分に発揮するこ
とができないという問題があった。
うな従来のゲートアレーにあっては、最も基本的なトラ
ンジスタのレベルで基本セルが形成されているので、ど
のような論理回路をも実現し得るという優れた汎用性を
備えているが、配線マスクを制作する際に、実現しよう
とする論理回路を個々のトランジスタレベルで考えなけ
ればならないことから、極めて込み入った配線設計が必
要となり、開発期間の短縮化の効果を十分に発揮するこ
とができないという問題があった。
【０００５】本発明は、このような従来の問題点に鑑み
て成されたものであり、所望の論理回路を実現するため
の配線経路を容易に設定することができ、且つ開発期間
の短縮化を図ることができるゲートアレーを提供するこ
とを目的とする。
て成されたものであり、所望の論理回路を実現するため
の配線経路を容易に設定することができ、且つ開発期間
の短縮化を図ることができるゲートアレーを提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】このような目的を達成す
るために本発明は、最も基本的な論理演算機能を有する
ＮＡＮＤ回路セル又はＮＯＲ回路セルの少なくともいず
れか一方の回路セルを予め複数個ずつ互いに未配線のま
ま半導体基板上に形成し、これらのＮＡＮＤ回路セル又
はＮＯＲ回路セルの入出力接点間を適宜に配線すること
により、任意の論理回路を実現させる構成とした。
るために本発明は、最も基本的な論理演算機能を有する
ＮＡＮＤ回路セル又はＮＯＲ回路セルの少なくともいず
れか一方の回路セルを予め複数個ずつ互いに未配線のま
ま半導体基板上に形成し、これらのＮＡＮＤ回路セル又
はＮＯＲ回路セルの入出力接点間を適宜に配線すること
により、任意の論理回路を実現させる構成とした。
【０００７】
【作用】このような構成を有する本発明のゲートアレー
によれば、予め基本的な論理演算機能を有するＮＡＮＤ
回路セル又はＮＯＲ回路セルが個々独立に形成されてい
ることから、これらの回路セルの内部の配線を考慮する
必要がなく、これらの回路セルの入出力接点間のみを結
線するための配線マスクを設定するだけで、任意の論理
回路を実現することができることから、配線設計が極め
て容易となると共に、開発期間を大幅に短縮化すること
ができる。
によれば、予め基本的な論理演算機能を有するＮＡＮＤ
回路セル又はＮＯＲ回路セルが個々独立に形成されてい
ることから、これらの回路セルの内部の配線を考慮する
必要がなく、これらの回路セルの入出力接点間のみを結
線するための配線マスクを設定するだけで、任意の論理
回路を実現することができることから、配線設計が極め
て容易となると共に、開発期間を大幅に短縮化すること
ができる。
【０００８】尚、上記従来の技術で述べたトランジスタ
レベルのゲートアレーにあっては、極めて優れた汎用性
を有するが、現実に論理回路を実現する場合には、トラ
ンジスタレベルでの設計はほとんど不要であり、反って
繁雑であるが、本発明によれば、論理設計を行う上で最
も現実に即し、使用し易いゲートアレーを提供すること
ができる。
レベルのゲートアレーにあっては、極めて優れた汎用性
を有するが、現実に論理回路を実現する場合には、トラ
ンジスタレベルでの設計はほとんど不要であり、反って
繁雑であるが、本発明によれば、論理設計を行う上で最
も現実に即し、使用し易いゲートアレーを提供すること
ができる。
【０００９】
【実施例】以下、本発明によるゲートアレーの一実施例
を図面と共に説明する。
を図面と共に説明する。
【００１０】まず、構成を図１に基いて説明すると、図
示するように、ＮＡＮＤ回路を基本セル（ＮＡＮＤ回路
セルという）として、複数個のＮＡＮＤ回路セルが予め
半導体基板上に未結線の状態で形成されている。
示するように、ＮＡＮＤ回路を基本セル（ＮＡＮＤ回路
セルという）として、複数個のＮＡＮＤ回路セルが予め
半導体基板上に未結線の状態で形成されている。
【００１１】ここで、夫々のＮＡＮＤ回路セルは、図２
のレイアウト表示で示すように、ｎ型半導体基板に、ｐ
+ 不純物層を埋設してポリシリコン層を積層することに
よりｐチャンネルＭＯＳＦＥＴが形成され、更に、ｐウ
ェル層にｎ+ 不純物層を埋設してポリシリコン層を積層
することによってｎチャンネルＭＯＳＦＥＴが形成さ
れ、これらのＭＯＳＦＥＴがポリシリコン層で結線され
ることでＣＭＯＳのＮＡＮＤ回路を構成しており、２入
力接点Ａ，Ｂと、出力接点Ｘとなるコンタクトが未結線
のままとなっている。
のレイアウト表示で示すように、ｎ型半導体基板に、ｐ
+ 不純物層を埋設してポリシリコン層を積層することに
よりｐチャンネルＭＯＳＦＥＴが形成され、更に、ｐウ
ェル層にｎ+ 不純物層を埋設してポリシリコン層を積層
することによってｎチャンネルＭＯＳＦＥＴが形成さ
れ、これらのＭＯＳＦＥＴがポリシリコン層で結線され
ることでＣＭＯＳのＮＡＮＤ回路を構成しており、２入
力接点Ａ，Ｂと、出力接点Ｘとなるコンタクトが未結線
のままとなっている。
【００１２】そして、所望の論理回路を設計する場合に
は、これらのＮＡＮＤ回路セルの入力接点Ａ，Ｂと出力
接点間を適宜に接続するための配線マスクを設計し、そ
の配線マスクにしたがってアルミニウム層によるメタル
配線を積層する。
は、これらのＮＡＮＤ回路セルの入力接点Ａ，Ｂと出力
接点間を適宜に接続するための配線マスクを設計し、そ
の配線マスクにしたがってアルミニウム層によるメタル
配線を積層する。
【００１３】次に、他の実施例を図３と共に説明する。
【００１４】これは、最も基本的な論理和演算機能を有
するＮＯＲ回路を基本セル（ＮＯＲ回路セルという）に
適用し、複数のＮＯＲ回路セルが未結線の状態で半導体
基板上に予め形成されている。このＮＯＲ回路セルも図
２に示したＮＡＮＤ回路セルルと同様に、所定のレイア
ウトルールに従って予め形成されている。
するＮＯＲ回路を基本セル（ＮＯＲ回路セルという）に
適用し、複数のＮＯＲ回路セルが未結線の状態で半導体
基板上に予め形成されている。このＮＯＲ回路セルも図
２に示したＮＡＮＤ回路セルルと同様に、所定のレイア
ウトルールに従って予め形成されている。
【００１５】そして、これらのＮＡＮＤ回路セルの入力
接点Ａ，Ｂと出力接点間を適宜に接続するための配線マ
スクを設計し、その配線マスクにしたがってアルミニウ
ム層によるメタル配線を積層することによって所望の論
理回路を実現することができる。
接点Ａ，Ｂと出力接点間を適宜に接続するための配線マ
スクを設計し、その配線マスクにしたがってアルミニウ
ム層によるメタル配線を積層することによって所望の論
理回路を実現することができる。
【００１６】更に、図４に基いて他の実施例を説明す
る。
る。
【００１７】これは、最も基本的な論理演算機能を有す
るＮＡＮＤ回路セルとＮＯＲ回路セルを、夫々複数個ず
つ未結線の状態で予め半導体基板上に形成した構造とな
っている。したがって、これらの回路セルの入出力接点
間を任意に接続することによって、所望の論理回路を実
現することができる。又、ＮＡＮＤ回路セルあるいはＮ
ＯＲ回路セルだけを予め形成しておく上記実施例のゲー
トアレーと比較して、所望の論理回路を構成するのに必
要な回路セルの数を低減することが可能となり、回路設
計を容易にすることができるなどの効果がある。
るＮＡＮＤ回路セルとＮＯＲ回路セルを、夫々複数個ず
つ未結線の状態で予め半導体基板上に形成した構造とな
っている。したがって、これらの回路セルの入出力接点
間を任意に接続することによって、所望の論理回路を実
現することができる。又、ＮＡＮＤ回路セルあるいはＮ
ＯＲ回路セルだけを予め形成しておく上記実施例のゲー
トアレーと比較して、所望の論理回路を構成するのに必
要な回路セルの数を低減することが可能となり、回路設
計を容易にすることができるなどの効果がある。
【００１８】尚、以上説明した実施例では、基本的な回
路セルとして２入力のＮＡＮＤ回路とＮＯＲ回路を適用
したが、３入力以上のＮＡＮＤ回路やＮＯＲ回路を適用
してもよい。
路セルとして２入力のＮＡＮＤ回路とＮＯＲ回路を適用
したが、３入力以上のＮＡＮＤ回路やＮＯＲ回路を適用
してもよい。
【００１９】更に、ＣＭＯＳのＮＡＮＤ回路とＮＯＲ回
路を適用する場合を述べたが、本発明は半導体製造プロ
セスの種類に限定されるものではなく、一例として、Ｅ
ＣＬゲートアレー、ＴＴＬゲートアレー、ＭＯＳゲート
アレーにも適用されるものである。
路を適用する場合を述べたが、本発明は半導体製造プロ
セスの種類に限定されるものではなく、一例として、Ｅ
ＣＬゲートアレー、ＴＴＬゲートアレー、ＭＯＳゲート
アレーにも適用されるものである。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
最も基本的な論理演算機能を有するＮＡＮＤ回路セル又
はＮＯＲ回路セルの少なくともいずれか一方の回路セル
を予め複数個ずつ互いに未配線のまま半導体基板上に形
成し、これらのＮＡＮＤ回路セル又はＮＯＲ回路セルの
入出力接点間を適宜に配線することにより、任意の論理
回路を実現させる構成としたので、予め、ＮＡＮＤ回路
セル又はＮＯＲ回路セルが個々独立に形成されているこ
とから、これらの回路セルの内部の配線を考慮する必要
がなく、これらの回路セルの入出力接点間のみを結線す
るための配線マスクを設定するだけで、任意の論理回路
を実現することができる。したがって、設計が極めて容
易となると共に、開発期間を大幅に短縮化することがで
きるという優れた効果を発揮する。
最も基本的な論理演算機能を有するＮＡＮＤ回路セル又
はＮＯＲ回路セルの少なくともいずれか一方の回路セル
を予め複数個ずつ互いに未配線のまま半導体基板上に形
成し、これらのＮＡＮＤ回路セル又はＮＯＲ回路セルの
入出力接点間を適宜に配線することにより、任意の論理
回路を実現させる構成としたので、予め、ＮＡＮＤ回路
セル又はＮＯＲ回路セルが個々独立に形成されているこ
とから、これらの回路セルの内部の配線を考慮する必要
がなく、これらの回路セルの入出力接点間のみを結線す
るための配線マスクを設定するだけで、任意の論理回路
を実現することができる。したがって、設計が極めて容
易となると共に、開発期間を大幅に短縮化することがで
きるという優れた効果を発揮する。
【図１】本発明によるゲートアレーの一実施例の構成を
説明するための説明図である。
説明するための説明図である。
【図２】一実施例のＮＡＮＤ回路セルの構造をレイアウ
ト表示で示す構造図である。
ト表示で示す構造図である。
【図３】他の実施例の構成を説明するための構成説明図
である。
である。
【図４】更に他の実施例の構成を説明するための構成説
明図である。
明図である。
【図５】従来のゲートアレーの構成を説明するための説
明図である。
明図である。
【図６】従来のゲートアレーの使用例を説明するための
説明図である。
説明図である。
Ａ，Ｂ…入力接点、Ｘ…出力接点。
Claims (1)
- 【請求項１】 ＮＡＮＤ回路セル又はＮＯＲ回路セルの
少なくともいずれか一方の回路セルが予め複数個ずつ互
いに未配線のまま形成され、これらのＮＡＮＤ回路セル
又はＮＯＲ回路セルの入出力接点を配線することによ
り、任意の論理回路を実現させるゲートアレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33070991A JPH05167048A (ja) | 1991-12-13 | 1991-12-13 | ゲートアレー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33070991A JPH05167048A (ja) | 1991-12-13 | 1991-12-13 | ゲートアレー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167048A true JPH05167048A (ja) | 1993-07-02 |
Family
ID=18235691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33070991A Pending JPH05167048A (ja) | 1991-12-13 | 1991-12-13 | ゲートアレー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167048A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| US6924671B2 (en) | 2000-10-19 | 2005-08-02 | Nec Electronics Corporation | General-purpose logic module and cell using the same |
| US7161382B2 (en) | 2002-05-20 | 2007-01-09 | Nec Electronics Corporation | General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array |
-
1991
- 1991-12-13 JP JP33070991A patent/JPH05167048A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924671B2 (en) | 2000-10-19 | 2005-08-02 | Nec Electronics Corporation | General-purpose logic module and cell using the same |
| EP1345328A2 (en) * | 2002-03-13 | 2003-09-17 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| EP1345328A3 (en) * | 2002-03-13 | 2009-09-16 | NEC Electronics Corporation | General-purpose logic array and ASIC using the same |
| US7161382B2 (en) | 2002-05-20 | 2007-01-09 | Nec Electronics Corporation | General-purpose logic cell, general-purpose logic cell array using the same, and ASIC using general-purpose logic cell array |
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