JPH0575079A - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
- Publication number
- JPH0575079A JPH0575079A JP23182291A JP23182291A JPH0575079A JP H0575079 A JPH0575079 A JP H0575079A JP 23182291 A JP23182291 A JP 23182291A JP 23182291 A JP23182291 A JP 23182291A JP H0575079 A JPH0575079 A JP H0575079A
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- JP
- Japan
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- wiring
- series
- channel
- drains
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】マスタースライス方式集積回路装置でゲートア
レイの機能セルをより低消費電力化する。 【構成】従来の基本セルの中に、金属配線を配線しうる
配線トラックを、直列接続したソースおよびドレインの
数だけ設置し、かつ各ＭＯＳトランジスターのチャンネ
ル幅が配線トラックを１本しか占有しない様にした基本
セル。
レイの機能セルをより低消費電力化する。 【構成】従来の基本セルの中に、金属配線を配線しうる
配線トラックを、直列接続したソースおよびドレインの
数だけ設置し、かつ各ＭＯＳトランジスターのチャンネ
ル幅が配線トラックを１本しか占有しない様にした基本
セル。
Description
【０００１】
【産業上の利用分野】本発明はマスタースライス方式集
積回路装置の基本セルに関する。
積回路装置の基本セルに関する。
【０００２】
【従来の技術】マスタースライス方式集積回路装置にお
いては、図１に示す様に、１０１なるチップに対して、
その中心部に１０２なる基本セルをマトリクス状に配置
し、チップ周囲に対しては１０５なる入出力セルを配置
するのが一般的である。
いては、図１に示す様に、１０１なるチップに対して、
その中心部に１０２なる基本セルをマトリクス状に配置
し、チップ周囲に対しては１０５なる入出力セルを配置
するのが一般的である。
【０００３】そして、この基本セル・マトリクスの上
に、複数個の能動素子に依って構成された基本セルを、
横方向または縦方向に複数個使用して、その上に配線を
施し、論理機能を有するマクロセルを形成して、これら
を配置している。一方チップの周囲には各々の入出力セ
ル上に配線を施し、論理機能を有する入出力の為のマク
ロセルを形成して、これらを配置している。１０４は入
出力セルと内部のマクロセルを結び付ける配線専用領域
である。図３は従来の、基本セル上に構成された機能セ
ルの配線の一部を示す。この図に示すように、従来機能
セルの内部配線は、金属配線のみならず、ポリシリコン
２０３、Ｐ型拡散領域２０７、Ｎ型拡散領域２０６が使
用されていた。そして、ＭＯＳトランジスターのチャン
ネル幅は、機能セルの配線をなるべく自由に行える様
に、少なくとも電源配線を含めて配線トラックを４本以
上占有するのが一般的であった。
に、複数個の能動素子に依って構成された基本セルを、
横方向または縦方向に複数個使用して、その上に配線を
施し、論理機能を有するマクロセルを形成して、これら
を配置している。一方チップの周囲には各々の入出力セ
ル上に配線を施し、論理機能を有する入出力の為のマク
ロセルを形成して、これらを配置している。１０４は入
出力セルと内部のマクロセルを結び付ける配線専用領域
である。図３は従来の、基本セル上に構成された機能セ
ルの配線の一部を示す。この図に示すように、従来機能
セルの内部配線は、金属配線のみならず、ポリシリコン
２０３、Ｐ型拡散領域２０７、Ｎ型拡散領域２０６が使
用されていた。そして、ＭＯＳトランジスターのチャン
ネル幅は、機能セルの配線をなるべく自由に行える様
に、少なくとも電源配線を含めて配線トラックを４本以
上占有するのが一般的であった。
【０００４】
【発明が解決しようとする課題】しかし、前述の従来技
術では、基本セル内のトランジスターに依って構成され
るゲート回路の消費電力を極力抑える様にするには、図
２に示す様に、この場合にはＮＡＮＤゲートであるが、
消費電力は一般に電荷が充電または放電されるときに、
蓄積されていた容量に比例するので、全てのドレインの
面積を出来得る限り小さく抑えなければならなくなる。
従来の基本セルのトランジスターのドレインはトランジ
スターのチャンネル長の方向には必要最小限にとられて
いるので、必然的にトランジスターのチャンネル幅を抑
えなければならない。しかし、このようにすると、各ト
ランジスターのソースおよびドレイン上に接続し得るコ
ンタクトの位置の自由度は、最終的に１カ所しか許され
ない事になる。従来はこれが少なくとも４カ所以上あっ
たために、このソースおよびドレインを縦方向に配線層
として暗黙の内に使用して、容易に基本セル上に種々の
機能セルを作成できた。しかし、ＭＯＳトランジスター
のチャンネル幅が配線トラックを横方向に１本しか占有
しないとなると、前述のコンタクト３０５の位置の自由
度が全く無くなるため、フリップ・フロップ程度の機能
セルすら基本セル上に作成できない状況が発生する。
術では、基本セル内のトランジスターに依って構成され
るゲート回路の消費電力を極力抑える様にするには、図
２に示す様に、この場合にはＮＡＮＤゲートであるが、
消費電力は一般に電荷が充電または放電されるときに、
蓄積されていた容量に比例するので、全てのドレインの
面積を出来得る限り小さく抑えなければならなくなる。
従来の基本セルのトランジスターのドレインはトランジ
スターのチャンネル長の方向には必要最小限にとられて
いるので、必然的にトランジスターのチャンネル幅を抑
えなければならない。しかし、このようにすると、各ト
ランジスターのソースおよびドレイン上に接続し得るコ
ンタクトの位置の自由度は、最終的に１カ所しか許され
ない事になる。従来はこれが少なくとも４カ所以上あっ
たために、このソースおよびドレインを縦方向に配線層
として暗黙の内に使用して、容易に基本セル上に種々の
機能セルを作成できた。しかし、ＭＯＳトランジスター
のチャンネル幅が配線トラックを横方向に１本しか占有
しないとなると、前述のコンタクト３０５の位置の自由
度が全く無くなるため、フリップ・フロップ程度の機能
セルすら基本セル上に作成できない状況が発生する。
【０００５】また従来の、配線層３０３、３０４、３０
５、３０６でのみ構成された機能セルは、おそらくそれ
を作成・検証するのに膨大な時間と作業工数が使われて
いるので、これらを設計資産として活用出来るよう、機
械的な変換処理で、本発明による基本セル上の機能セル
が作成出来るようにする必要もある。
５、３０６でのみ構成された機能セルは、おそらくそれ
を作成・検証するのに膨大な時間と作業工数が使われて
いるので、これらを設計資産として活用出来るよう、機
械的な変換処理で、本発明による基本セル上の機能セル
が作成出来るようにする必要もある。
【０００６】本発明はこのような問題点を解決するもの
で、その目的とするところは、でき得る限り従来の設計
資産を引継ぎ、マスタースライス方式でより低消費電力
の半導体集積回路装置を提供することにある。
で、その目的とするところは、でき得る限り従来の設計
資産を引継ぎ、マスタースライス方式でより低消費電力
の半導体集積回路装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明のマスタースライ
ス方式集積回路装置は、複数個の能動素子に依って構成
された基本セルをマトリクス状に隙間なく配置し、前期
能動素子を横方向に複数個使用して、その上に配線を施
し、論理機能を有するマクロセルを形成し、このマクロ
セルを複数使用して、これらを相互に配線することに依
って、種々のＬＳＩを構成する事を特徴とする集積回路
装置に於て、ソースまたはドレインを直列接続した少な
くとも２連のＰチャンネル形ＭＯＳトランジスターと、
ソースまたはドレインを直列接続した少なくとも２連の
Ｎチャンネル形ＭＯＳトランジスターを対向して配置
し、かつ各々のＰチャンネルおよびＮチャンネルトラン
ジスターのゲートはお互いに分離された電極で構成さ
れ、ＰチャンネルおよびＮチャンネルトランジスターで
挟まれた中央部にのみ端子取り出し部を有し、ソースま
たはドレインおよび電極の配線層とは異なる配線層を配
線しうる配線トラックを前記直列接続したソースおよび
ドレインの数だけ、ソースまたはドレインに隣接、平行
して設置し、かつ各ＭＯＳトランジスターのチャンネル
幅が配線トラックを１本しか占有しない、基本セルによ
って構成されることを特徴とするものである。
ス方式集積回路装置は、複数個の能動素子に依って構成
された基本セルをマトリクス状に隙間なく配置し、前期
能動素子を横方向に複数個使用して、その上に配線を施
し、論理機能を有するマクロセルを形成し、このマクロ
セルを複数使用して、これらを相互に配線することに依
って、種々のＬＳＩを構成する事を特徴とする集積回路
装置に於て、ソースまたはドレインを直列接続した少な
くとも２連のＰチャンネル形ＭＯＳトランジスターと、
ソースまたはドレインを直列接続した少なくとも２連の
Ｎチャンネル形ＭＯＳトランジスターを対向して配置
し、かつ各々のＰチャンネルおよびＮチャンネルトラン
ジスターのゲートはお互いに分離された電極で構成さ
れ、ＰチャンネルおよびＮチャンネルトランジスターで
挟まれた中央部にのみ端子取り出し部を有し、ソースま
たはドレインおよび電極の配線層とは異なる配線層を配
線しうる配線トラックを前記直列接続したソースおよび
ドレインの数だけ、ソースまたはドレインに隣接、平行
して設置し、かつ各ＭＯＳトランジスターのチャンネル
幅が配線トラックを１本しか占有しない、基本セルによ
って構成されることを特徴とするものである。
【０００８】
【作用】本発明の上記の構成によれば、ある機能セルを
形成する場合、基本セルが、対向するＰチャンネルまた
はＮチャンネルトランジスターのソースまたはドレイン
に隣接して平行する配線トラックを持っているために、
たとえ各ＭＯＳトランジスターのチャンネル幅が横方向
の配線トラックを１本しか占有しなくとも、ソースまた
はドレインおよびポリシリコンによる配線層を、第１層
金属配線３０３および第１層金属配線と第２層金属配線
とのスルーホール３０６を中継して、第２層金属配線３
０４にすべて置き換えることができる。
形成する場合、基本セルが、対向するＰチャンネルまた
はＮチャンネルトランジスターのソースまたはドレイン
に隣接して平行する配線トラックを持っているために、
たとえ各ＭＯＳトランジスターのチャンネル幅が横方向
の配線トラックを１本しか占有しなくとも、ソースまた
はドレインおよびポリシリコンによる配線層を、第１層
金属配線３０３および第１層金属配線と第２層金属配線
とのスルーホール３０６を中継して、第２層金属配線３
０４にすべて置き換えることができる。
【０００９】
【実施例】図４は本発明の実施例における基本セルの平
面図で、２入力ＮＡＮＤゲートを含む機能セルを構成し
た場合のものである。縦方向に、追加された配線トラッ
ク（ａ，ｂ，ｃ）が、直列接続したソースまたはドレイ
ンの数だけ、ソースまたはドレインに平行して設置され
ている。また、各ＭＯＳトランジスターのチャンネル幅
は、配線トラック（ｄ）のみの、一本しか占有していな
い。
面図で、２入力ＮＡＮＤゲートを含む機能セルを構成し
た場合のものである。縦方向に、追加された配線トラッ
ク（ａ，ｂ，ｃ）が、直列接続したソースまたはドレイ
ンの数だけ、ソースまたはドレインに平行して設置され
ている。また、各ＭＯＳトランジスターのチャンネル幅
は、配線トラック（ｄ）のみの、一本しか占有していな
い。
【００１０】２０１はＰ型拡散領域、２０２はＮ型拡散
領域で、縦方向にこれらの領域を貫通する２０３のポリ
シリコン領域で、各々３つのソースおよびドレイン領域
に分割している。
領域で、縦方向にこれらの領域を貫通する２０３のポリ
シリコン領域で、各々３つのソースおよびドレイン領域
に分割している。
【００１１】２０４はストッパー用Ｎ型拡散領域、２０
５はストッパー用Ｐ型拡散領域で、各々、２０６のＮ型
基板領域、および２０７のＰ型基板領域とつながってい
る。３０１は第１層ＶＤＤ金属配線、３０２は第１層Ｖ
ＳＳ金属配線である。
５はストッパー用Ｐ型拡散領域で、各々、２０６のＮ型
基板領域、および２０７のＰ型基板領域とつながってい
る。３０１は第１層ＶＤＤ金属配線、３０２は第１層Ｖ
ＳＳ金属配線である。
【００１２】３０３は第１層金属配線、３０４は第２層
金属配線で、電気信号を伝達するための配線である。３
０５は第１層金属配線とＰ型拡散領域または、Ｎ型拡散
領域または、ポリシリコン領域との配線接続用コンタク
トであり、３０６は第１層金属配線と第２層金属配線と
のスルーホールである。
金属配線で、電気信号を伝達するための配線である。３
０５は第１層金属配線とＰ型拡散領域または、Ｎ型拡散
領域または、ポリシリコン領域との配線接続用コンタク
トであり、３０６は第１層金属配線と第２層金属配線と
のスルーホールである。
【００１３】第１層ＶＤＤ金属配線３０１、および第１
層ＶＳＳ金属配線３０２は配線接続用コンタクトで３０
５で、最終的にはＮ型基板領域２０６、およびＰ型基板
領域２０７とつながっている４０１、４０２は図２に示
す２入力ＮＡＮＤゲートの入力であり、４０３は２入力
ＮＡＮＤゲートの出力に対応するノードを示している。
層ＶＳＳ金属配線３０２は配線接続用コンタクトで３０
５で、最終的にはＮ型基板領域２０６、およびＰ型基板
領域２０７とつながっている４０１、４０２は図２に示
す２入力ＮＡＮＤゲートの入力であり、４０３は２入力
ＮＡＮＤゲートの出力に対応するノードを示している。
【００１４】図４には図２に示す５０２、５０３、５０
４、５０５、５０６のような抵抗はない。これは図４に
於けるトランジスターのソースおよびドレイン領域が、
コンタクト３０５をその上に置くべく必要最小限の大き
さにしてあるからである。図２では、５０３、５０４は
Ｎ型基板領域による抵抗、５０２、５０５、５０６はＰ
型基板領域による抵抗である。以上の抵抗は、第１層金
属配線とＰ型拡散領域または、Ｎ型拡散領域との配線接
続用コンタクト３０５どうしの間に、各領域の持つシー
ト抵抗によって発生するものである。
４、５０５、５０６のような抵抗はない。これは図４に
於けるトランジスターのソースおよびドレイン領域が、
コンタクト３０５をその上に置くべく必要最小限の大き
さにしてあるからである。図２では、５０３、５０４は
Ｎ型基板領域による抵抗、５０２、５０５、５０６はＰ
型基板領域による抵抗である。以上の抵抗は、第１層金
属配線とＰ型拡散領域または、Ｎ型拡散領域との配線接
続用コンタクト３０５どうしの間に、各領域の持つシー
ト抵抗によって発生するものである。
【００１５】すなわち、本発明に於いては、図３に示す
従来の基本セルで、暗黙の内に使用されていた、ポリシ
リコン２０３、Ｐ型拡散領域２０７、Ｎ型拡散領域２０
６が、図４に示す追加されたトラック（ａ，ｂ，ｃ）を
利用して、第１層金属配線３０３、第１層金属配線と第
２層金属配線とのスルーホール３０６を経由して、第２
層金属配線３０４に置き換わる。
従来の基本セルで、暗黙の内に使用されていた、ポリシ
リコン２０３、Ｐ型拡散領域２０７、Ｎ型拡散領域２０
６が、図４に示す追加されたトラック（ａ，ｂ，ｃ）を
利用して、第１層金属配線３０３、第１層金属配線と第
２層金属配線とのスルーホール３０６を経由して、第２
層金属配線３０４に置き換わる。
【００１６】例外的に、第１層ＶＤＤ金属配線３０１お
よび第１層ＶＳＳ金属配線３０２への接続は第１層金属
配線と第２層金属配線とのスルーホール３０６で直接な
される。
よび第１層ＶＳＳ金属配線３０２への接続は第１層金属
配線と第２層金属配線とのスルーホール３０６で直接な
される。
【００１７】しかしこれらの処理は極めて機械的である
ため、すでに従来の基本セルに於いて設計済みの機能セ
ルの配線結果を、設計資産として十分に活用して、本発
明の基本セル上の機能セルを作成する事ができる。
ため、すでに従来の基本セルに於いて設計済みの機能セ
ルの配線結果を、設計資産として十分に活用して、本発
明の基本セル上の機能セルを作成する事ができる。
【００１８】
【発明の効果】以上述べたように本発明によれば、一つ
の基本セル内に、ソースおよびドレインの数、配線トラ
ックを設定する事により、従来基本セルの持つ、Ｐ型拡
散領域、Ｎ型拡散領域を配線層として使用せずに、第２
層金属配線で置き換える事ができるため、各ＭＯＳトラ
ンジスターのチャンネル幅が配線トラックを１本しか占
有しない基本セルでも、従来と同一機能の機能セルを構
成できるという事により各トランジスターのソースおよ
びドレインが占有する面積を必要最小限にする事が出来
る。容量成分は物理的にドレインの面積に比例し、消費
電力は容量成分に比例するから、消費電力を必要最小限
にすることが出来るという効果を有する。
の基本セル内に、ソースおよびドレインの数、配線トラ
ックを設定する事により、従来基本セルの持つ、Ｐ型拡
散領域、Ｎ型拡散領域を配線層として使用せずに、第２
層金属配線で置き換える事ができるため、各ＭＯＳトラ
ンジスターのチャンネル幅が配線トラックを１本しか占
有しない基本セルでも、従来と同一機能の機能セルを構
成できるという事により各トランジスターのソースおよ
びドレインが占有する面積を必要最小限にする事が出来
る。容量成分は物理的にドレインの面積に比例し、消費
電力は容量成分に比例するから、消費電力を必要最小限
にすることが出来るという効果を有する。
【図１】マスタースライス方式の大規模集積回路チップ
の全体的な概略図。
の全体的な概略図。
【図２】図３の従来方式の２入力ＮＡＮＤゲートを含む
機能セルのトランジスター回路図。
機能セルのトランジスター回路図。
【図３】従来方式の基本セルで２入力ＮＡＮＤゲートを
含む機能セルを構成した場合の平面図。
含む機能セルを構成した場合の平面図。
【図４】本方式の基本セルで２入力ＮＡＮＤゲートを含
む機能セルを構成した場合の平面図。
む機能セルを構成した場合の平面図。
１０１．．．チップ外形 １０２．．．基本セル １０３．．．基本セルマトリックス １０４．．．配線専用領域 １０５．．．入出力セル ２０１．．．Ｐ型拡散領域 ２０２．．．Ｎ型拡散領域 ２０３．．．ポリシリコン領域 ２０４．．．ストッパー用Ｎ型拡散領域 ２０５．．．ストッパー用Ｐ型拡散領域 ２０６．．．Ｎ型基板領域 ２０７．．．Ｐ型基板領域 ３０１．．．第１層ＶＤＤ金属配線 ３０２．．．第１層ＶＳＳ金属配線 ３０３．．．第１層金属配線 ３０４．．．第２層金属配線 ３０５．．．第１層金属配線とＰ型拡散領域または、Ｎ
型拡散領域または、ポリシリコン領域との配線接続用コ
ンタクト。 ３０６．．．第１層金属配線と第２層金属配線とのスル
ーホール。 ４０１．．．２入力ＮＡＮＤゲートの入力Ａ１ ４０２．．．２入力ＮＡＮＤゲートの入力Ａ２ ４０３．．．２入力ＮＡＮＤゲートの出力Ｘ ５０３、５０４．．．Ｎ型基板領域による抵抗 ５０２、５０５、５０６．．．Ｐ型基板領域による抵抗
型拡散領域または、ポリシリコン領域との配線接続用コ
ンタクト。 ３０６．．．第１層金属配線と第２層金属配線とのスル
ーホール。 ４０１．．．２入力ＮＡＮＤゲートの入力Ａ１ ４０２．．．２入力ＮＡＮＤゲートの入力Ａ２ ４０３．．．２入力ＮＡＮＤゲートの出力Ｘ ５０３、５０４．．．Ｎ型基板領域による抵抗 ５０２、５０５、５０６．．．Ｐ型基板領域による抵抗
Claims (1)
- 【請求項１】複数個の能動素子に依って構成された基本
セルをマトリクス状に隙間なく配置し、前期能動素子を
横方向に複数個使用して、その上に配線を施し、論理機
能を有するマクロセルを形成し、このマクロセルを複数
使用して、これらを相互に配線することに依って、種々
のＬＳＩを構成する事を特徴とする集積回路装置に於
て、ソースまたはドレインを直列接続した少なくとも２
連のＰチャンネル形ＭＯＳトランジスターと、ソースま
たはドレインを直列接続した少なくとも２連のＮチャン
ネル形ＭＯＳトランジスターを対向して配置し、かつ各
々のＰチャンネルおよびＮチャンネルトランジスターの
ゲートはお互いに分離された電極で構成され、Ｐチャン
ネルおよびＮチャンネルトランジスターで挟まれた中央
部にのみ端子取り出し部を有し、ソースまたはドレイン
および電極の配線層とは異なる配線層を配線しうる配線
トラックを前記直列接続したソースおよびドレインの数
だけ、ソースまたはドレインに隣接、平行して設置し、
かつ各ＭＯＳトランジスターのチャンネル幅が配線トラ
ックを１本しか占有しない、基本セルによって構成され
ることを特徴とするマスタースライス方式集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23182291A JPH0575079A (ja) | 1991-09-11 | 1991-09-11 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23182291A JPH0575079A (ja) | 1991-09-11 | 1991-09-11 | マスタースライス方式集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575079A true JPH0575079A (ja) | 1993-03-26 |
Family
ID=16929565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23182291A Pending JPH0575079A (ja) | 1991-09-11 | 1991-09-11 | マスタースライス方式集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575079A (ja) |
-
1991
- 1991-09-11 JP JP23182291A patent/JPH0575079A/ja active Pending
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