JPH0638468B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0638468B2 JPH0638468B2 JP59266712A JP26671284A JPH0638468B2 JP H0638468 B2 JPH0638468 B2 JP H0638468B2 JP 59266712 A JP59266712 A JP 59266712A JP 26671284 A JP26671284 A JP 26671284A JP H0638468 B2 JPH0638468 B2 JP H0638468B2
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- JP
- Japan
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- integrated circuit
- semiconductor integrated
- circuit device
- mosfet
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、マスタースライス方式による半導体集積回路
装置に関し、特にゲートアレイの如きＭＯＳ型大規模集
積回路装置に関する。
装置に関し、特にゲートアレイの如きＭＯＳ型大規模集
積回路装置に関する。
(ロ) 従来の技術 マスタースライス方式とは、実公昭５８−４４５９２号
に示されている様に一つの半導体個片（チップ）中に基
本素子集合（通常は複数のトランジスタや抵抗からなる
基本回路）を、予め大量に作成しておき、開発品種に応
じて配線マスクを作成して必要とされるトランジスタや
抵抗間を結合して所望の電気回路動作を有する大規模集
積回路を完成させるものである。
に示されている様に一つの半導体個片（チップ）中に基
本素子集合（通常は複数のトランジスタや抵抗からなる
基本回路）を、予め大量に作成しておき、開発品種に応
じて配線マスクを作成して必要とされるトランジスタや
抵抗間を結合して所望の電気回路動作を有する大規模集
積回路を完成させるものである。
マスタースライス方式によれば、トランジスタ及び抵抗
等からなる基本素子集合は、予め大量に形成されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される。
等からなる基本素子集合は、予め大量に形成されている
ので、品種開発の要望が生じた時点で配線用のマスクの
みを作ればよく、開発期間が短縮される。また、その基
本素子集合は種々の大規模集積回路に共通して使用可能
であるから、開発コストも低減される。
このようなマスタースライス方式の大規模集積回路は、
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形成に配置するのが
一般であり、このように標準化することにより電子計算
機による自動配置、配線処理が有効に採用され得る。
トランジスタ及び抵抗等からなる基本素子集合を半導体
チップの所望領域に整然とした行列形成に配置するのが
一般であり、このように標準化することにより電子計算
機による自動配置、配線処理が有効に採用され得る。
しかしながら、斯様な半導体集積回路に於いては、各基
本素子毎に抵抗体を必要とする事はまれであり、ＲＣの
遅延回路や貫通電流を抑制する為の回路等、特殊な場合
にのみ抵抗素子が必要となるのである。従って、各基本
素子毎に抵抗体を設ける事は不要面積の増大を招き、結
局はチップ全体が大型化する事となり、又同一チップ面
積に内蔵されるトランジスタの数の減少につながり、集
積度の向上に限界を来たしていた。
本素子毎に抵抗体を必要とする事はまれであり、ＲＣの
遅延回路や貫通電流を抑制する為の回路等、特殊な場合
にのみ抵抗素子が必要となるのである。従って、各基本
素子毎に抵抗体を設ける事は不要面積の増大を招き、結
局はチップ全体が大型化する事となり、又同一チップ面
積に内蔵されるトランジスタの数の減少につながり、集
積度の向上に限界を来たしていた。
(ハ) 発明が解決しようとする問題点 本発明は上述の点に鑑みてなされ、マスタースライス方
式による半導体集積回路装置において、チップ面積の増
大をまねくことなく、また内蔵できるトランジスタ数を
減少させることなくＲＣ遅延回路及び貫通電流を減少さ
せる回路等の抵抗素子を必要とする回路を実現させるこ
とにある。
式による半導体集積回路装置において、チップ面積の増
大をまねくことなく、また内蔵できるトランジスタ数を
減少させることなくＲＣ遅延回路及び貫通電流を減少さ
せる回路等の抵抗素子を必要とする回路を実現させるこ
とにある。
(ニ) 問題点を解決する為の手段 本発明の半導体集積回路装置は、ＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴとからなる基本素子を
複数配置したマスタースライス方式による半導体集積回
路装置に於いて、所望の基本素子の上記ＭＯＳＦＥＴの
ソース・ドレイン領域を適数個接続して抵抗素子を構成
したものである。
ＥＴとＮチャンネルＭＯＳＦＥＴとからなる基本素子を
複数配置したマスタースライス方式による半導体集積回
路装置に於いて、所望の基本素子の上記ＭＯＳＦＥＴの
ソース・ドレイン領域を適数個接続して抵抗素子を構成
したものである。
(ホ) 作 用 本発明に依れば、基本素子毎に予め抵抗体を作り付けて
おく必要がなく、抵抗体が必要な回路に対して、ソース
・ドレイン領域、あるいはゲート電極を抵抗体として転
用する事が可能となる。
おく必要がなく、抵抗体が必要な回路に対して、ソース
・ドレイン領域、あるいはゲート電極を抵抗体として転
用する事が可能となる。
(ヘ) 実施例 第３図はＰチャンネルＭＯＳＦＥＴ（ＴＰ）とＮチャン
ネルＭＯＳＦＥＴ（ＴＮ）より構成される相補型のイン
バータ回路であるが、この回路の電源ＶＤＤとＰチャン
ネルＭＯＳＦＥＴ（ＴＰ）のドレインとの間、及びＮチ
ャンネルＭＯＳＦＥＴ（ＴＮ）のソースとアースＶＳＳ
との間に、夫々低抗体（Ｒ１）、（Ｒ２）を介在せしめ
る事に依り、各ＦＥＴ（ＴＰ）、（ＴＮ）でのゲート・
ソース間電圧が低下し、また基板とソース間の電位差が
できバックゲート効果によって各ＦＥＴ（ＴＰ）、（Ｔ
Ｎ）のしきい値が上昇し、これに依って斯るインバータ
回路に流れる電流が抑制される事となる。
ネルＭＯＳＦＥＴ（ＴＮ）より構成される相補型のイン
バータ回路であるが、この回路の電源ＶＤＤとＰチャン
ネルＭＯＳＦＥＴ（ＴＰ）のドレインとの間、及びＮチ
ャンネルＭＯＳＦＥＴ（ＴＮ）のソースとアースＶＳＳ
との間に、夫々低抗体（Ｒ１）、（Ｒ２）を介在せしめ
る事に依り、各ＦＥＴ（ＴＰ）、（ＴＮ）でのゲート・
ソース間電圧が低下し、また基板とソース間の電位差が
できバックゲート効果によって各ＦＥＴ（ＴＰ）、（Ｔ
Ｎ）のしきい値が上昇し、これに依って斯るインバータ
回路に流れる電流が抑制される事となる。
この様なインバータ回路を実現した本発明のゲートアレ
イの一実施例を第１図に示す。同図は第３図の低抗体
（Ｒ１）、（Ｒ２）として、基本素子（ａ）のＰチャン
ネル及びＮチャンネルＭＯＳＦＥＴのソース・ドレイン
各領域を用い、第３図の各ＭＯＳＦＥＴ（ＴＰ）、（Ｔ
Ｎ）をこれに隣接する基本素子（ｂ）にて構成した時の
パターン図である。同図に於いて、(1)、(2)、(3)は２
個１組のＰチャンネルＭＯＳＦＥＴのソース領域又はド
レイン領域を本来構成する３個のＰ型拡散領域であり、
これ等を破線で示すアルミニウム等の金属配線（Ｍ）と
図で示すコンタクトとに依って直列接続して低抗体（Ｒ
１）を構成している。一方、(4)、(5)、(6)は２個１組
のＮチャンネルＭＯＳＦＥＴのソース領域又はドレイン
領域を本来構成する３個のＮ型拡散領域であり、これ等
を破線で示すアルミニウム等の金属配線（Ｍ）と図印で
示すコンタクトとに依って直列接続して低抗体（Ｒ２）
を構成している。
イの一実施例を第１図に示す。同図は第３図の低抗体
（Ｒ１）、（Ｒ２）として、基本素子（ａ）のＰチャン
ネル及びＮチャンネルＭＯＳＦＥＴのソース・ドレイン
各領域を用い、第３図の各ＭＯＳＦＥＴ（ＴＰ）、（Ｔ
Ｎ）をこれに隣接する基本素子（ｂ）にて構成した時の
パターン図である。同図に於いて、(1)、(2)、(3)は２
個１組のＰチャンネルＭＯＳＦＥＴのソース領域又はド
レイン領域を本来構成する３個のＰ型拡散領域であり、
これ等を破線で示すアルミニウム等の金属配線（Ｍ）と
図で示すコンタクトとに依って直列接続して低抗体（Ｒ
１）を構成している。一方、(4)、(5)、(6)は２個１組
のＮチャンネルＭＯＳＦＥＴのソース領域又はドレイン
領域を本来構成する３個のＮ型拡散領域であり、これ等
を破線で示すアルミニウム等の金属配線（Ｍ）と図印で
示すコンタクトとに依って直列接続して低抗体（Ｒ２）
を構成している。
さらに詳しくは、基本素子（ａ）に於ける上記低抗体
（Ｒ１）の一旦は電源ＶＤＤに連なり、その他端は基本
素子（ｂ）に於けるＰチャンネルＭＯＳＦＦＥＴ
（ＴＰ）のドレイン領域（Ｄ）に接続され、このＦＥＴ
（ＴＰ）のソース領域（Ｓ）はＮチャンネルＭＯＳＦＥ
Ｔ（ＴＮ）のドレイン領域（Ｄ）に接続され、さらにこ
のＦＥＴ（ＴＮ）のソース領域（Ｓ）は基本素子（ａ）
に於ける上記抵抗体（Ｒ２）の一端に接続され、その他
端はアースＶＳＳに接続されている。又基本素子（ｂ）
に於ける入力信号線ＶＩＮは両ＦＥＴ（ＴＰ）、
（ＴＮ）のゲート電極（Ｇ）（Ｇ）に接続され、出力信
号線ＶＯＵＴは一方のＦＥＴ（ＴＰ）のソース領域
（Ｓ）と他方のＦＥＴ（ＴＮ）のドレイン領域（Ｄ）と
に接続されている。
（Ｒ１）の一旦は電源ＶＤＤに連なり、その他端は基本
素子（ｂ）に於けるＰチャンネルＭＯＳＦＦＥＴ
（ＴＰ）のドレイン領域（Ｄ）に接続され、このＦＥＴ
（ＴＰ）のソース領域（Ｓ）はＮチャンネルＭＯＳＦＥ
Ｔ（ＴＮ）のドレイン領域（Ｄ）に接続され、さらにこ
のＦＥＴ（ＴＮ）のソース領域（Ｓ）は基本素子（ａ）
に於ける上記抵抗体（Ｒ２）の一端に接続され、その他
端はアースＶＳＳに接続されている。又基本素子（ｂ）
に於ける入力信号線ＶＩＮは両ＦＥＴ（ＴＰ）、
（ＴＮ）のゲート電極（Ｇ）（Ｇ）に接続され、出力信
号線ＶＯＵＴは一方のＦＥＴ（ＴＰ）のソース領域
（Ｓ）と他方のＦＥＴ（ＴＮ）のドレイン領域（Ｄ）と
に接続されている。
なお、抵抗体（Ｒ１）、（Ｒ２）を形成する基本素子
（ａ）の各ゲート電極は、ここでのＦＥＴをＯＦＦ状態
としておく為に、Ｐチャンネルのもののゲート電極は電
源ＶＤＤに、Ｎチャンネルのもののゲート電極はアース
ＶＳＳに、夫々接続されている。
（ａ）の各ゲート電極は、ここでのＦＥＴをＯＦＦ状態
としておく為に、Ｐチャンネルのもののゲート電極は電
源ＶＤＤに、Ｎチャンネルのもののゲート電極はアース
ＶＳＳに、夫々接続されている。
上述の如き構成に於いて、３個の各Ｐ拡散領域(1)、
(2)、(3)はボロンを８×１０19／m3で拡散したものであ
り、各領域(1)、(2)、(3)のサイズが３７μｍ×７μｍ
である場合の抵抗値は６００Ωとなり、この様に直列接
続された時の低抗体（Ｒ１）の抵抗値は１８００Ωとな
る。一方、３個の各Ｎ型拡散領域(4)、(5)、(6)は燐を
１×１０20／m3で拡散したものであり、上記領域(1)(2)
(3)と同サイズである場合の抵抗値は２００Ωとなり、
この様に直列接続された時の抵抗体（Ｒ２）の抵抗値は
６００Ωとなる。
(2)、(3)はボロンを８×１０19／m3で拡散したものであ
り、各領域(1)、(2)、(3)のサイズが３７μｍ×７μｍ
である場合の抵抗値は６００Ωとなり、この様に直列接
続された時の低抗体（Ｒ１）の抵抗値は１８００Ωとな
る。一方、３個の各Ｎ型拡散領域(4)、(5)、(6)は燐を
１×１０20／m3で拡散したものであり、上記領域(1)(2)
(3)と同サイズである場合の抵抗値は２００Ωとなり、
この様に直列接続された時の抵抗体（Ｒ２）の抵抗値は
６００Ωとなる。
第２図に第３図のインバータ回路を実現した本発明のゲ
ートアレイの他の実施例を示す。同図は第３図の抵抗体
（Ｒ１）、（Ｒ２）として基本素子（ａ）のＰチャンネ
ル及びＮチャンネルＭＯＳＦＥＴのゲート電極を用い、
第２図の各ＦＥＴ（ＴＰ）、（ＴＮ）は第２図の実施例
と同様に基本素子（ｂ）にて構成した時のパターン図で
ある。同図に於いて、(11)、(12)は２組１個のＰチャン
ネルＭＯＳＦＥＴのゲート電極を本来構成するポリシリ
コン層であり、これ等を破線で示すアルミニウム等の金
属配線（Ｍ）と図印で示すコンタクトとに依って直列接
続して低抗体（Ｒ１）を構成している。一方、(13)(14)
も又同様にＮチャンネルＭＯＳＦＥＴのゲート電極のポ
リシリコン層であり、これ等を直列接続した抵抗体（Ｒ
２）を構成している。
ートアレイの他の実施例を示す。同図は第３図の抵抗体
（Ｒ１）、（Ｒ２）として基本素子（ａ）のＰチャンネ
ル及びＮチャンネルＭＯＳＦＥＴのゲート電極を用い、
第２図の各ＦＥＴ（ＴＰ）、（ＴＮ）は第２図の実施例
と同様に基本素子（ｂ）にて構成した時のパターン図で
ある。同図に於いて、(11)、(12)は２組１個のＰチャン
ネルＭＯＳＦＥＴのゲート電極を本来構成するポリシリ
コン層であり、これ等を破線で示すアルミニウム等の金
属配線（Ｍ）と図印で示すコンタクトとに依って直列接
続して低抗体（Ｒ１）を構成している。一方、(13)(14)
も又同様にＮチャンネルＭＯＳＦＥＴのゲート電極のポ
リシリコン層であり、これ等を直列接続した抵抗体（Ｒ
２）を構成している。
即ち、本実施例に於いては、第１図の場合の拡大領域
(1)〜(6)の代りに、ゲート電極のポリシリコン層(11)〜
(14)を用いたものであり、各ポリシリコン層(11)〜(14)
の抵抗値は燐を１×１０20／m3で導入したもので、その
サイズが３μｍ×４０μｍの場合、５００Ωとなり、各
抵抗（Ｒ１）（Ｒ２）には夫々１０００Ωの抵抗値が得
られるのである。
(1)〜(6)の代りに、ゲート電極のポリシリコン層(11)〜
(14)を用いたものであり、各ポリシリコン層(11)〜(14)
の抵抗値は燐を１×１０20／m3で導入したもので、その
サイズが３μｍ×４０μｍの場合、５００Ωとなり、各
抵抗（Ｒ１）（Ｒ２）には夫々１０００Ωの抵抗値が得
られるのである。
なお、抵抗体（Ｒ１）、（Ｒ２）が形成する基本素子
（ａ）の各拡散領域は、同電位を保つ為に、Ｐ型拡散領
域は電源ＶＤＤに、Ｎ型拡散領域はアースＶＳＳに接続
されている。
（ａ）の各拡散領域は、同電位を保つ為に、Ｐ型拡散領
域は電源ＶＤＤに、Ｎ型拡散領域はアースＶＳＳに接続
されている。
(ト) 発明の効果 本発明の半導体集積回路装置は、ＰチャンネルＭＯＳＦ
ＥＴとＮチャンネルＭＯＳＦＥＴとからなる基本素子を
複数配置したマスタースライス方式はよる半導体集積回
路装置に於いて、所望の基本素子の上記ＭＯＳＦＥＴの
ソース・ドレイン領域を適数個接続して抵抗素子を構成
したものであるので基本素子毎に予め抵抗体を作り付け
ておく必要がなく、抵抗体が必要な回路に対して、ソー
ス・ドレイン領域、あるいはゲート電極を抵抗体として
転用する事が可能となる。従って、本発明はマスタース
ライス方式に依る半導体集積回路装置にとって、チップ
面積の縮小化が図れ、又同一チップ面積の場合のトラン
ジスタ数を増加せしめて集積化を図る事ができ、実益大
なるものである。
ＥＴとＮチャンネルＭＯＳＦＥＴとからなる基本素子を
複数配置したマスタースライス方式はよる半導体集積回
路装置に於いて、所望の基本素子の上記ＭＯＳＦＥＴの
ソース・ドレイン領域を適数個接続して抵抗素子を構成
したものであるので基本素子毎に予め抵抗体を作り付け
ておく必要がなく、抵抗体が必要な回路に対して、ソー
ス・ドレイン領域、あるいはゲート電極を抵抗体として
転用する事が可能となる。従って、本発明はマスタース
ライス方式に依る半導体集積回路装置にとって、チップ
面積の縮小化が図れ、又同一チップ面積の場合のトラン
ジスタ数を増加せしめて集積化を図る事ができ、実益大
なるものである。
第１図は本発明の半導体集積回路装置の一実施例を示す
要部パターン図、第２図は本発明装置の他の実施例の要
部パターン図、第３図は本発明に係る回路図である。 （ａ）（ｂ）……基本素子、(1)〜(6)……拡散領域、(1
1)〜(14)……ポリシリコン層。
要部パターン図、第２図は本発明装置の他の実施例の要
部パターン図、第３図は本発明に係る回路図である。 （ａ）（ｂ）……基本素子、(1)〜(6)……拡散領域、(1
1)〜(14)……ポリシリコン層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 7377−4Ｍ Ｈ０１Ｌ 21/82 Ｍ (56)参考文献 特開 昭58−119648（ＪＰ，Ａ) 特開 昭58−112343（ＪＰ，Ａ) 特開 昭57−133712（ＪＰ，Ａ) 特開 昭60−18932（ＪＰ，Ａ) 実開 昭61−97843（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】ＰチャンネルＭＯＳＦＥＴとＮチャンネル
ＭＯＳＦＥＴとからなる基本素子を複数配置し、これら
基本素子間の各ＭＯＳＦＥＴを選択的に接続して回路を
構成するマスタースライス方式による半導体集積回路装
置に於いて、ソース・ドレイン領域及びゲート電極をそ
れぞれ接続して能動素子として使用するＭＯＳＦＥＴ
と、ゲート電極に固定の電位を印加してソース・ドレイ
ン領域を電気的に分離すると共にこのソース・ドレイン
領域を適数個接続して抵抗素子として使用する回路的に
独立したＭＯＳＦＥＴと、を備え、抵抗素子として使用
される上記ＭＯＳＦＥＴのソース・ドレイン領域が能動
素子として使用される上記ＭＯＳＦＥＴのソース・ドレ
イン領域あるいはゲート電極に接続されることを特徴と
する半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266712A JPH0638468B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体集積回路装置 |
| US07/807,831 US4862241A (en) | 1984-12-18 | 1985-12-11 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266712A JPH0638468B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144056A JPS61144056A (ja) | 1986-07-01 |
| JPH0638468B2 true JPH0638468B2 (ja) | 1994-05-18 |
Family
ID=17434628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266712A Expired - Lifetime JPH0638468B2 (ja) | 1984-12-18 | 1984-12-18 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4862241A (ja) |
| JP (1) | JPH0638468B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0642537B2 (ja) * | 1985-11-15 | 1994-06-01 | 株式会社東芝 | 半導体装置 |
| EP0393620B1 (en) * | 1989-04-19 | 1997-10-22 | Seiko Epson Corporation | Semiconductor device |
| JP2855701B2 (ja) * | 1989-09-29 | 1999-02-10 | 日本電気株式会社 | Ｃｍｏｓ半導体集積回路装置 |
| JPH03234059A (ja) * | 1990-02-09 | 1991-10-18 | Sony Corp | 半導体メモリ |
| JPH03259561A (ja) * | 1990-03-09 | 1991-11-19 | Fujitsu Ltd | 半導体装置 |
| EP0482556A1 (en) * | 1990-10-22 | 1992-04-29 | Nec Corporation | Polysilicon resistance element and semiconductor device using the same |
| JP2839375B2 (ja) * | 1991-01-14 | 1998-12-16 | 三菱電機株式会社 | 半導体集積回路装置 |
| US5439841A (en) * | 1994-01-12 | 1995-08-08 | Micrel, Inc. | High value gate leakage resistor |
| JP3432963B2 (ja) * | 1995-06-15 | 2003-08-04 | 沖電気工業株式会社 | 半導体集積回路 |
| US6218703B1 (en) | 1995-07-23 | 2001-04-17 | Ricoh Company, Ltd. | Semiconductor device with control electrodes formed from semiconductor material |
| JP3337599B2 (ja) * | 1995-07-24 | 2002-10-21 | 株式会社リコー | 半導体装置およびインバータ回路並びにコンパレータ並びにａ／ｄコンバータ回路 |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| JP6510120B2 (ja) * | 2018-06-18 | 2019-05-08 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57133712A (en) * | 1981-02-12 | 1982-08-18 | Fujitsu Ltd | Constituting method of delay circuit in master slice ic |
| US4483459A (en) * | 1981-07-24 | 1984-11-20 | Mars Limited | Dispensing machine |
| JPS58112343A (ja) * | 1981-12-26 | 1983-07-04 | Olympus Optical Co Ltd | 半導体装置およびその製造方法 |
| JPS58119648A (ja) * | 1982-01-08 | 1983-07-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS59958A (ja) * | 1983-06-24 | 1984-01-06 | Hitachi Ltd | 半導体集積回路 |
| JPS6018932A (ja) * | 1983-07-12 | 1985-01-31 | Seiko Epson Corp | 半導体装置 |
| JPS6197843U (ja) * | 1984-12-03 | 1986-06-23 |
-
1984
- 1984-12-18 JP JP59266712A patent/JPH0638468B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-11 US US07/807,831 patent/US4862241A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4862241A (en) | 1989-08-29 |
| JPS61144056A (ja) | 1986-07-01 |
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| US4825273A (en) | Semiconductor integrated circuit device | |
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