JPH0642537B2 - 半導体装置 - Google Patents

半導体装置

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JPH0642537B2
JPH0642537B2 JP60256084A JP25608485A JPH0642537B2 JP H0642537 B2 JPH0642537 B2 JP H0642537B2 JP 60256084 A JP60256084 A JP 60256084A JP 25608485 A JP25608485 A JP 25608485A JP H0642537 B2 JPH0642537 B2 JP H0642537B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリのセンス増幅回路を構成する半導
体装置に関するもので、特に大容量メモリのラッチ型セ
ンスアンプに使用されるものである。
〔発明の技術的背景とその問題点〕
最近、大容量メモリのセンスアンプとしてラッチ型セン
スアンプが多く用いられている。第３図にＮチャネル型
トランジスタによるラッチ型センスアンプ、第４図にCM
OSによるラッチ型センスアンプの回路例を示す。このセ
ンスアンプは、活性化信号▲▼がＶss、活性化信
号SAEがＶDDレベルになることにより活性化され、ビッ
ト線対BL，▲▼に現われた小電位差を増幅する。
第５図に、従来用いられているＮチャネル構成のセンス
アンプのパターン例を示す。この図で１ａ，１ａ′，１
ｂ，１ｂ′，１ｃ，１ｃ′はアルミニウム、多結晶シリ
コン等の低抵抗配線材であり、２ａ，２ａ′，２ｂ，２
ｂ′はMOSトランジスタのゲートとなる多結晶シリコ
ン、３ａ，３ｂ，３ｂ′は拡散層領域、４ａ，４ａ′，
４ｂ，４ｂ′，４ｃ，４ｃ′，５ａ，５ａ′，５ｂ，５
ｂ′はコンタクトホールを表わしている。ビット線BLは
コンタクトホール４ａによってトランジスタのドレイン
と接続しており、ビット線▲▼はコンタクトホール
５ｂ，多結晶シリコン２ｂによってゲートと接続してお
り、ソースはコンタクトホール４ｃによってセンスアッ
プ活性化信号▲▼（１ｃ、配線は図示せず）と接
続しており、トランジスタＱ１を構成している。また同
様にビット線BLはゲート２ａ、ビット線▲▼はコン
タクトホール４ｂを通してドレインに接続、センスアン
プ活性化信号線▲▼はコンタクトホール４ｃ′を
通してソースに接続し、トランジスタＱ２を構成してい
る。
CMOS型センスアンプの場合は、第５図に示すＮチャネル
型センスアンプと、第５図と同じ構成のＰチャネル型の
センスアンプを２つ連続させて構成している。
上記従来例においては、トランジスタＱ１とＱ２とでは
ソースＳ→ドレインＤの方向が互に逆になる（平面的に
見て）。すると次のような問題点がある。即ち第６図に
示すようにイオン注入において、チャネリングを防ぐた
め、基板に対して垂直軸からある角度をもってイオンが
注入される。図中６は注入されるイオン、７は多結晶シ
リコン、８は絶縁膜、９は半導体基板、１０は不純物イ
オンが注入される領域である。このようにある角度をも
ってイオンが注入されるため、トランジスタのゲート付
近では不純物イオンの分布がゲートに対して非対称にな
るため、トランジスタのドレイン電流もソース→ドレイ
ンの方向によって相異が生じる。特にこの現象は、LDD
（Lightly Doped Drain）構造のトランジスタにおいて
顕著になってきており、Ｎ-濃度によっては数１０％の
相異が生じる。このためセンスアンプを構成するトラン
ジスタで、ソース→ドレインの方向が逆になっている
と、ビット線BL，▲▼に対してセンスアンプのトラ
ンジスタの駆動能力に違いがでてくる。これにより正常
に増幅できる最小電位差が大きくなければならなくな
り、センスアンプの感度の低下を引き起こす。更にビッ
ト線対BL，▲▼の電位差のかかり方によって、増幅
に要する時間に差が出る。つまり（BLの電位）＞（▲
▼の電位）の場合と、（BLの電位）＜（▲▼の電
位）の場合で、ビット線対の電位差がセンスアンプによ
って開ききるまでの時間が異なってくる。これにより誤
読み出し、リフレッシュ時の誤書き込みを引き起こして
しまうものであった。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、イオン注入
によって生じるトランジスタのソース−ドレイン方向の
駆動能力の差異による感度低下、誤動作を防ぎ、特性の
安定化を可能にするＣＭＯＳ型のセンス増幅回路を構成
する半導体装置を提供しようとするものである。
〔発明の概要〕
本発明はセンスアンプのトランジスタにおいて、第１の
ビット線をドレイン、第１のビット線と反転関係にある
第２のビット線をゲート、センスアンプ活性化信号をソ
ースとする第１のトランジスタと、第２のビット線をド
レイン、第１のビット線をゲート、センスアンプ活性化
信号をソースとする第２のトランジスタのとのソース−
ドレインの方向を同じにすることにより、半導体基板に
対してその垂直軸からある角度をもってイオン注入がな
された場合においても、第１、第２のビット線に接続す
るセンスアンプのトランジスタの特性を等しくできるよ
うにしたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例に至る前の片チャネル型センス増幅回路の
パターン平面図であるが、これは第５図のものと対応さ
せた場合の例であるから、対応個所には同一符号を用い
る。第１図において１ａ，１ａ′，１ｂ，１ｂ′，１ｃ
はアルミニウム等による低抵抗配線材料、２ａ，２
ａ′，２ｂ，２ｂ′は多結晶シリコン、３ａ，３ｂは拡
散層領域、４ａ，４ａ′，４ｂ，４ｂ′，４ｃは配線材
料と拡散層の間のコンタクトホール、５ａ，５ａ′，５
ｂ，５ｂ′は配線材料と多結晶シリコンの間のコンタク
トホールである。この図でビット線BLは１ａ−５ａ−２
ａ−５ａ−１ａのノードであり、ビット線▲▼は１
ｂ−５ｂ−２ｂ−５ｂ−１ｂのノードである。
センスアンプは、ソースをセンスアンプ活性化信号（１
ｃ，４ｃ、第１図ではセンスアンプ活性化信号の配線は
図示せず）、ゲートをビット線▲▼（２ｂ）、ドレ
インをビット線BL（１ａ，４ａ）とするトランジスタＱ
１と、ソースをセンスアンプ活性化信号（１ｃ，４
ｃ）、ゲートをビット線BL（２ａ）、ドレインをビット
線▲▼（１ｂ，４ｂ）とするトランジスタＱ２とか
らなっている。即ち第５図の従来例とは、トランジスタ
Ｑ１からトランジスタＱ２の間で、ビット線BLと▲
▼の配置を入れかえることで、トランジスタＱ１のソー
スＳ−ドレインＤ方向（４ｃ→４ａ）と、トランジスタ
Ｑ２のソースＳ−ドレインＤ方向（４ｃ→４ｂ）は同一
になっている。このように同一方向になっていれば、イ
オン注入時の条件はトランジスタＱ１とＱ２とでは同じ
になるため、トランジスタ特性も等しくなると考えられ
る。これによりセンスアンプはバランスが保たれ、設計
値どうりの感度が実現できるものである。特に本発明は
LDD構造のトランジスタを用いてセンスアンプを構成し
た場合に顕著な効果が得られるものである。
第２図に本発明の一実施例であるＣＭＯＳ型センスアン
プ（第４図に示す）を構成する半導体装置の構成例のパ
ターン平面図を示す。即ちウエル境界１１を挾んで、PM
OSトランジスタＱ１，Ｑ２とNMOSトランジスタＱ３，Ｑ
４からセンスアンプが構成されている。PMOSのソース→
ドレイン方向は、トランジスタＱ１では１ｃ→４ａ、ト
ランジスタＱ２では１ｃ→４ｂで同一方向になってお
り、NMOSのソース→ドレイン方向は、トランジスタＱ３
では１ｃ′→４ａ、トランジスタＱ４では１ｃ′→４ｂ
でともに同一方向である。これによりCMOS型センスアン
プにおいてもPMOS、NMOSのトランジスタ同志の特性が等
しくなり、センスアンプの特性もビット線BLと▲▼
に対してバランスが保たれる。また第１図においては、
ビット線BLと▲▼で多結晶シリコン部分（２ａと２
ｂ）の長さが互に異なり、これによるビット線容量の違
いが生じるが、第２図の例ではPMOS部とNMOS部とで全く
同一のパターンにすれば、ビット線容量もビット線BLと
▲▼で等しくなり、ビット線容量のアンバランスに
よるセンス感度の低下を回避できるなど、ＰＭＯＳ部と
ＮＭＯＳ部とにより、バランスのとれた回路特性が得ら
れるものである。
〔発明の効果〕
以上説明した如く本発明によれば、ビット線BL，▲
▼のセンスアンプを構成するトランジスタの特性を均一
にすることができ、トランジスタ特性のばらつきによる
センスアンプ感度の低下、誤動作を防止でき、設計どう
りのセンスアンプ特性が得られるものである。
【図面の簡単な説明】
第１図は本発明に至る前のセンス増幅回路のパターン平
面図、第２図は本発明の一実施例のパターン平面図第３
図はＮチャネル型センスアンプの回路図、第４図はCMOS
型センスアンプの回路図、第５図は従来のセンスアンプ
の構成を示すパターン平面図、第６図は同構成のイオン
注入時の方向を示す概略図である。 BL，▲▼…ビット線、Ｓ…ソース、Ｄ…ドレイン、
Ｑ１，Ｑ２…トランジスタ。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１のビット線をドレイン、第２のビット
    線をゲート、第１のセンスアンプ活性化信号線をソース
    とする第１チャネル型の第１のトランジスタと、第２の
    ビット線をドレイン、第１のビット線をゲート、第１の
    センスアンプ活性化信号線をソースとする第１チャネル
    型の第２のトランジスタとを有し、前記第１、第２のト
    ランジスタのパターンを平面的に見て、前記第１のトラ
    ンジスタから第２のトランジスタへ至る間で前記第１の
    ビット線と第２のビット線の配置を入れ替えることによ
    り、前記第１、第２のトランジスタのソースからドレイ
    ンへの方向を互いに同一にした第１のブロックと； 第１のビット線をドレイン、第２のビット線をゲート、
    第２のセンスアンプ活性化信号線をソースとする第２チ
    ャネル型の第１のトランジスタと、第２のビット線をド
    レイン、第１のビット線をゲート、第２のセンスアンプ
    活性化信号線をソースとする第２チャネル型の第２のト
    ランジスタとを有し、前記第２チャネル型の第１、第２
    のトランジスタのパターンを平面的に見て、前記第２チ
    ャネル型の第１のトランジスタから第２チャネル型の第
    ２のトランジスタへ至る間で前記第１のビット線と第２
    のビット線の配置を入れ替えることにより、前記第２チ
    ャネル型の第１、第２のトランジスタのソースからドレ
    インへの方向を互いに同一にした第２のブロックと； を具備し、前記第１、第２のブロックを、これらブロッ
    クの前記トランジスタのソースからドレインへの方向を
    そろえ、かつ第１、第２のビット線どうしをそろえるよ
    うにして配置してＣＭＯＳ型のセンス増幅回路を構成し
    たことを特徴とする半導体装置。
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