JPS62115861A - 半導体装置 - Google Patents

半導体装置

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JPS62115861A
JPS62115861A JP60256084A JP25608485A JPS62115861A JP S62115861 A JPS62115861 A JP S62115861A JP 60256084 A JP60256084 A JP 60256084A JP 25608485 A JP25608485 A JP 25608485A JP S62115861 A JPS62115861 A JP S62115861A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリのセンス増幅回路に関するもので
、特に大容量メモリのラッチ型センスアンプに使用され
るものである。
〔発明の技術的背景とその問題点〕
最近、大容量メモリのセンスアンプとしてラッチ型セン
スアンプが多く用いられている。第３図−ＧＣＮチャネ
ル型トランジスタによるラッチ型センスアンプ、第４図
にＣＭＯ８によるラッチ型センスアンプの回路例を示す
。このセンスアンプは、活性化信号ＳＡＥがｖｓｓ、活
性化信号ＳＡＥがｖＤＤレベルになることにより活性化
され、ビット線対ＢＬ　、　ＢＬに現われた小電位差を
増幅する。
第５図に、従来用いられているＮチャネル構成のセンス
アンプのノ（ターン例を示す。この図でＩａ、Ｉａ’ｒ
ｌｂ、Ｉｂ’、Ｉｃ、Ｉａ’はアルミニウム、多結晶シ
リコン等の低抵抗配線材であり、２ｍ　＋２ａ’　ｒ２
ｂ　ｒ２ｂ’はＭＯＳトランノスタのｆ−トとなる多結
晶シリコン、３ａ。
３ｂ、３ｂ’は拡散層領域、４＊、４ｇ’、４ｂ。
４ｂ’、４ｃ＋４ｃ’＋５ｈｒ５ｍ’、５ｂ、５ｂ’は
コンタクトホールを表わしている。ビット線ＢＬはコン
タクトホール４ａによってトランジスタのドレインと接
続しており、ビット線ＢＬはコンタクトホール５ｂ、多
結晶シリコン２ｂによってｆ−１と接続しており、ソー
スはコンタクトホール４ｃによってセンスアップ活性化
信号ＳＡＥ　（Ｉ　ｃ　、配線は図示せず）と接続して
おり、トランジスタＱＺを構成している。また同碌にビ
ット線ＢＬはｌ’　−）　２　ａ、ビット線ＢＬはコン
タクトホール４ｂを通してドレインに接続、センスアン
プ活性化信号線ＳＡＥはコンタクトホール４　ｃ’を通
してソースに接続し、トランジスタＱ２を構成している
。
ＣＭＯ８型Ｏ８スアンプの場合は、第５図に示すＮチャ
ネル型センスアンプと、第５図と同じ構成のＰチャネル
型のセンスアンプを２つ連続すせて構成している。
上記従来例においては、トランジスタＱ１とＱ２とでは
ソースＳ→ドレインＤの方向が互に逆になる（平面的に
見て）。すると次のような問題点がある。即ち第６図に
示すようにイオン注入において、チャネリングを防ぐた
め、基板に対して垂直軸からある角度をもってイオンが
注入される。図中６は注入されるイオン、７は多結晶シ
リコン、８は絶縁膜、９は半導体基板、ｉｏは不純物イ
オンが注入される領域である。
このようにある角度をもってイオンが注入されるため、
トランジスタのゲート付近では不純物イオンの分布がゲ
ートに対して非対称になるだめ、トランジスタのドレイ
ン電流もソースリドレインの方向によって相異が生じる
。特にこの現象は、ＬＤＤ　（Ｌｉｇｈｔｌｙ　Ｄｏｐ
ｅｄ　Ｄｒａｉｎ　）構造のトランジスタにおいて顕著
になってきており、Ｎ−濃度によっては数１０％の相異
が生じる。このためセンスアンプを構成するトラン・ゾ
スタで、ソースリドレインの方向が逆になっていると、
ビット線ＢＬ　、　ＢＬに対してセンスアンプのトラン
ジスタの駆動能力に違いがでてくる◇これにより正常に
増幅できる最小電位差が犬きくなければならなくなシ、
センスアンプの感度の低下を引き起こす。更にビットｇ
対ＢＬ　、　ＢＩ、の電位差のかかシ方によって、増幅
に要する時間に差が出る。つまシ（ＢＬの電位）　＞　
（ＢＬの電位）の場合と、（ＢＬの電位’）　＜　（Ｂ
Ｌの電位）の場合で、ビット線対の電位差がセンスアン
プによって開ききるまでの時間が異なってくる。これに
よシ誤読み出し、リフレッシュ時の誤書き込みを引き起
こしてしまうものであった。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、イオン注入
によって生じるトランジスタのソース−ドレイン方向の
駆動能力の差異による感度低下、誤動作を防ぎ、特性の
安定化を可能にするセンス増幅回路を提供しようとする
ものである。
〔発明の概要〕
本発明はセンスアンプのトランジスタにおいて、第１の
ビット線をドレイン、第１のビット線と反転関係にある
第２のビット線をゲート、センスアンプ活性化信号をソ
ースとする第１のトランジスタと、第２のビット線をド
レイン、第１のビット線をｆ−）、センスアンプ活性化
信号をソースとする第２のトランジスタのとのソース−
ドレインの方向を同じにすることにょシ、半導体基板に
対してその垂直軸からある角度をもってイオン注入がな
された場合においても、第１、第２のビット線に接続す
るセンスアンプのトランジスタの特性を等しくできるよ
うにしたものである。
〔発明の実施例〕
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の・ンターン平面図であるが、これは第５
図のものと対応させた場合の例であるから、対応個所に
は同一符号を用いる。
第１図においてＩ　ａ　＋　Ｉ　ａ’　＋　１　ｂ　ｒ
　ｌ　ｂ’　ｒ　”はアルミニウム等による低抵抗配線
材料、２ａ。
２ａ’、：ｚｂ、２ｂ’は多結晶シリコン、３ｍ、３ｂ
は拡散層領域、４ｈ＋４ｍ’、４ｂｒ４ｂ’＋４ｃは配
線材料と拡散層の間のコンタクトホール、５ｈ、５ａ′
、５ｂ、５ｂ’は配線材料と多結晶シリコンの間のコン
タクトホールである。この図でビット線ＢＬはＺａ−５
ａ−２ａ−，５ａ−Ｚａのノードであり、ビット線ＢＬ
はＺｂ−５ｂ−２ｂ−５ｂ−Ｚｂのノードである。
センスアンプは、ソースをセンスアンプ活性化信号（Ｉ
ｃ、ｃ、第１図ではセンスアンプ活性化信号の配線は内
示せず）　、　ｙ　−トをビット線ＢＩ、　（２ｂ　）
、ドレインをビット線ＢＬ　（１ａ　＋４ａ）とするト
ランジスタＱＺと、ソースをセンスアンプ活性化信号（
Ｚｃ、ｌｃ）、ゲートをビット線ＢＬ　（２ａ　）、ド
レインをビット線ＢＬ　（７ｂ　、　４　ｂ　）とする
トランジスタＱ２とからなっている。即ち第５図の従来
例とは、トランジスタＱＺからトランジスタＱ２の間で
、ビットｉ　ＢＬとＢＬの配置を入れかえることで、ト
ランジスタＱｌのソースＳ−ドレインＤ方向（４ｃ→４
ａ）と、トランジスタＱ２のソースＳ−ドレインＤ方向
（４ｃ→４ｂ）は同一になっている。このように同一方
向になっていれば、イオン注入時の条件はトランジスタ
Ｑ１とＱ２とでは同じになるため、トランジスタ特性も
等しくなると考えられる。これによシセンスアンプはバ
ランスが保たれ、設計値どうりの感度が実現できるもの
である。特に本発明はＬＤＤ構造のトランジスタを用い
てセンスアンプを構成した場合に顕著な効果が得られる
ものである。
第２図にＣＭＯ８型センスアンｆ（第４図に示す）の構
成例のパターン平面図を示す。即ちウェル境界１ノを挾
んで、ＰＭＯ８トランジスタＱｌ。
Ｑ２とＮＭＯＳトランジスタＱ３　、Ｑ４からセンスア
ンプが構成されている。ＰＭＯ８のソースリドレイン方
向は、トランジスタＱ１では１ｃ→４ａ、トランジスタ
Ｑ２では１ｃ→４ｂで同一方向になっておシ、ＮＭＯ８
のソースリドレイン方向は、トランジスタＱ３では１　
ｃ’→４ａ、トランジスタＱ４では１　ｃ’→４ｂでと
もに同一方向である。
これにより０ＭＯ８型センスアンプにおいてもＰＭＯ８
゜ＮＭＯ８のトランジスタ同志の特性が等しくなり、セ
ンスアンプの特性もピッ）ｉＢＬとＢＬに対してバラン
スが保たれる。また第１図においては、ビット線ＢＬと
ＢＬで多結晶シリコン部分（２ａと２ｂ）の長さが互に
異なシ、これによるビット線容量の違いが生じるが、第
２図の例ではＰＭＯ８部とＮＭＯＳ部とで全く同一のパ
ターンにすれば、ビット線容量もビット線ＢＬとＢＬで
等しくなり、ビット線容量のアンバランスによるセンス
感度の低下を回避できるものである。
〔発明の効果〕
以上説明した如く本発明によれば、ビット線ＢＬ　、　
ＢＬのセンスアンプを構成するトランジスタの特性を均
一にすることができ、トランジスタ特性のばらつきによ
るセンスアンプ感度の低下、誤動作を防止でき、設計と
うシのセンスアンｆ％性が得られるものである。
【図面の簡単な説明】
第１図は本発明の一実施例のパターン平面図、第２図は
本発明の他の実施例のパターン平面図、第３図はＮチャ
ネル型センスアンプの回路図、第４図は０ＭＯ８型セン
スアンプの回路図、第５図は従来のセンスアンプの構成
を示すパターン平面図、第６図は同構成のイオン注入時
の方法を示す概略図である。 ＢＬ　、　ＢＬ・・・ビット線、Ｓ・・・ソース、Ｄ・
・・ドレイン、Ｑｌ、Ｑ２・・・トランジスタ。 出願人代理人　弁理士　鈴　江　武　彦第１図 第３図 第４図

Claims (3)

    【特許請求の範囲】
  1. （１）第１のビット線をドレイン、第２のビット線をゲ
    ート、センスアンプ活性化信号線をソースとする第１の
    トランジスタと、第２のビット線をドレイン、第１のビ
    ット線をゲート、センスアンプ活性化信号線をソースと
    する第２のトランジスタとのソースからドレインへの方
    向を平面的に見て同一にしたことを特徴とするセンス増
    幅回路。
  2. （２）前記第１のトランジスタと第２のトランジスタの
    ソースからドレインへの方向を同一にするために、前記
    第１のトランジスタから第２のトランジスタの間で、第
    １のビット線と第２のビット線の配線位置を入れかえる
    ことを特徴とした特許請求の範囲第１項に記載のセンス
    増幅回路。
  3. （３）前記トランジスタにＬＤＤ（ＬｉｇｈｔｌｙＤｏ
    ｐｅｄＤｒａｉｎ）構造のトランジスタを用いたことを
    特徴とする特許請求の範囲第１項に記載のセンス増幅回
    路。
JP60256084A 1985-11-15 1985-11-15 半導体装置 Expired - Lifetime JPH0642537B2 (ja)

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