JPH0235808A - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0235808A JPH0235808A JP63186207A JP18620788A JPH0235808A JP H0235808 A JPH0235808 A JP H0235808A JP 63186207 A JP63186207 A JP 63186207A JP 18620788 A JP18620788 A JP 18620788A JP H0235808 A JPH0235808 A JP H0235808A
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- JP
- Japan
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- operational amplifier
- transistor
- transistors
- same channel
- input terminal
- Prior art date
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- Granted
Links
- 238000004088 simulation Methods 0.000 abstract description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 230000037230 mobility Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器のＬＳＩ化に関し、特にＭＯＳトラ
ンジスタを用いた演算増幅器に関する。
ンジスタを用いた演算増幅器に関する。
一般によく利用される０ＭＯ３トランジスタを用いた演
算増幅器の回路図を、第３図に示す。図において■ＩＮ
＋は正転入力端子ｖ１Ｎ＝は反転入力端子、ＶＯＵＴは
圧力端子、ＢＩＡＳはバイアス電源入力端子、ＶＤＤは
第１電源、ＶＳＳは第２電源、Ｍｌ、Ｍ２．Ｍ５．Ｍ７
は第１導電型（以下Ｐチャネルという）トランジスタ、
Ｍ３．Ｍ４．Ｍ６は第２導電型（以下Ｎチャネルという
）トランジスタ、Ｃは容量である。
算増幅器の回路図を、第３図に示す。図において■ＩＮ
＋は正転入力端子ｖ１Ｎ＝は反転入力端子、ＶＯＵＴは
圧力端子、ＢＩＡＳはバイアス電源入力端子、ＶＤＤは
第１電源、ＶＳＳは第２電源、Ｍｌ、Ｍ２．Ｍ５．Ｍ７
は第１導電型（以下Ｐチャネルという）トランジスタ、
Ｍ３．Ｍ４．Ｍ６は第２導電型（以下Ｎチャネルという
）トランジスタ、Ｃは容量である。
従来の０ＭＯ８トランジスタを用いた演算増幅器は、ト
ランジスタサイズが多種多様なため、ＬＳＩ化する際チ
ップ面積を小さくするために、トランジスタを電流軸方
向に関係なく配置していた。
ランジスタサイズが多種多様なため、ＬＳＩ化する際チ
ップ面積を小さくするために、トランジスタを電流軸方
向に関係なく配置していた。
従来の演算増幅器の例を第４図に示す、第４図は第３図
に示した回路図をバタン化したものである。尚、同図で
トランジスタのサイズは任意の値である。
に示した回路図をバタン化したものである。尚、同図で
トランジスタのサイズは任意の値である。
図においてＳｌ、 ３２． Ｓ３． Ｓｓ、 Ｓ６．
Ｓｒはそれぞれのトランジスタのソース、ただしＳ、は
トランジスタＭ３及びＭ４のソース、Ｇｌ、 Ｇ２．
Ｇ３． Ｇ、。
Ｓｒはそれぞれのトランジスタのソース、ただしＳ、は
トランジスタＭ３及びＭ４のソース、Ｇｌ、 Ｇ２．
Ｇ３． Ｇ、。
Ｇｓ、 Ｇｓ、 Ｃ７はそれぞれのトランジスタのゲー
ト、ＤＩ、Ｄ２．Ｄ３．Ｄ４．：Ｃ５，Ｄｏ、Ｄｙはそ
れぞれのトランジスタのドレインであり、Ｃ１は容量Ｃ
の上部、Ｃ２は容量Ｃの下部、ＳＵＢはトランジスタＭ
ｌ、Ｍ２のサブストレートである。
ト、ＤＩ、Ｄ２．Ｄ３．Ｄ４．：Ｃ５，Ｄｏ、Ｄｙはそ
れぞれのトランジスタのドレインであり、Ｃ１は容量Ｃ
の上部、Ｃ２は容量Ｃの下部、ＳＵＢはトランジスタＭ
ｌ、Ｍ２のサブストレートである。
この演算増幅器はＰチャネルトランジスタについてはト
ランジスタＭｌ、Ｍ２の電流軸方向と、トランジスタＭ
５．Ｍ７の電流軸方向が異なり、Ｎチャネルトランジス
タについては、トランジスタＭ３．Ｍ４の電流軸方向と
、トランジスタＭ６の電流軸方向が異なっている。トラ
ンジスタの相互コンダクタンス（以下ｇｍという）は次
式で与えられる ただし、μは電荷移動度、ＣＯＸは単位面積当たりのゲ
ート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、工ゎは
ドレイン電流、λはチャネル長変調係数、ＶＤＳはドレ
イン・ソース間電圧である。
ランジスタＭｌ、Ｍ２の電流軸方向と、トランジスタＭ
５．Ｍ７の電流軸方向が異なり、Ｎチャネルトランジス
タについては、トランジスタＭ３．Ｍ４の電流軸方向と
、トランジスタＭ６の電流軸方向が異なっている。トラ
ンジスタの相互コンダクタンス（以下ｇｍという）は次
式で与えられる ただし、μは電荷移動度、ＣＯＸは単位面積当たりのゲ
ート酸化膜容量、Ｗはゲート幅、Ｌはゲート長、工ゎは
ドレイン電流、λはチャネル長変調係数、ＶＤＳはドレ
イン・ソース間電圧である。
通常演算増幅器の回路設計におけるシミュレーションは
、電荷移動度μをチャネル毎に定めて行なうが、μはト
ランジスタの電流軸方向によって値が異なる。従来例の
演算増幅器ではＰチャネルトランジスタについてはトラ
ンジスタＭｌ、Ｍ２の電荷移動度とトランジスタＭ５．
Ｍ７の電荷移動度が異なり、Ｎチャネルトランジスタに
ついては、トランジスタＭ３．Ｍ４の電荷移動度とトラ
ンジスタＭ６の電荷移動度が異なっており、シミュレー
ションで求めた演算増幅器の特性が得られなくなる。
、電荷移動度μをチャネル毎に定めて行なうが、μはト
ランジスタの電流軸方向によって値が異なる。従来例の
演算増幅器ではＰチャネルトランジスタについてはトラ
ンジスタＭｌ、Ｍ２の電荷移動度とトランジスタＭ５．
Ｍ７の電荷移動度が異なり、Ｎチャネルトランジスタに
ついては、トランジスタＭ３．Ｍ４の電荷移動度とトラ
ンジスタＭ６の電荷移動度が異なっており、シミュレー
ションで求めた演算増幅器の特性が得られなくなる。
更に、もし差動入力段トランジスタＭｌ、Ｍ２及びＭ３
．Ｍ４のペアトランジスタの電流軸方向が異なるとトラ
ンジスタＭｌ、Ｍ２のｇｍが等しくなり、オフセット電
圧が生じる原因となる。
．Ｍ４のペアトランジスタの電流軸方向が異なるとトラ
ンジスタＭｌ、Ｍ２のｇｍが等しくなり、オフセット電
圧が生じる原因となる。
上述した従来の演算増幅器は、演算増幅器を構成するト
ランジスタの電流軸方向を同一チャネル内で一定にして
いないので、ｇｍに影響を及ぼし、回路設計におけるシ
ミュレーション通りの特性が得られないという欠点があ
る。
ランジスタの電流軸方向を同一チャネル内で一定にして
いないので、ｇｍに影響を及ぼし、回路設計におけるシ
ミュレーション通りの特性が得られないという欠点があ
る。
本発明の演算増幅器は演算増幅器を構成するｌ・ランジ
スタの電流軸方向を同一チャネル内で一定にし、電荷移
動度μを等しくしている。
スタの電流軸方向を同一チャネル内で一定にし、電荷移
動度μを等しくしている。
次に、本発明について図面を参照して説明する。
第１図は本発明の演算増幅器の一実施例である。
第１図における記号は全て、第４図と同じである。
第１図に示した演算増幅器は、演算増幅器を構成するト
ランジスタの電流軸方向を同一チャネル内で一定にした
一例であり、同一チャネルトランジスタの電荷移動度は
等しくなっている。従って回路設計におけるシミュレー
ション通りの特性が得られ、また、オフセットも最小限
にすることができる。
ランジスタの電流軸方向を同一チャネル内で一定にした
一例であり、同一チャネルトランジスタの電荷移動度は
等しくなっている。従って回路設計におけるシミュレー
ション通りの特性が得られ、また、オフセットも最小限
にすることができる。
第２図は本発明の他の実施例の演算増幅器である。第２
図における記号は全て第４図と同じである。この第２図
の実施例の演算増幅器も第１図の実施例と同様に、演算
増幅器を構成するトランジスタの電流軸方向を同一チャ
ネル内で一定にしており、電荷移動度は等しくなってい
る。
図における記号は全て第４図と同じである。この第２図
の実施例の演算増幅器も第１図の実施例と同様に、演算
増幅器を構成するトランジスタの電流軸方向を同一チャ
ネル内で一定にしており、電荷移動度は等しくなってい
る。
以上説明したように、本発明は、演算増幅器を構成する
トランジスタの電流軸方向を同一チャネル内で一定にす
ることにより、同一チャネルトランジスタの電荷移動度
μを等しくし、演算増幅器をＬＳＩ化する際の特性の劣
化を防ぎ、更にオフセット電圧を最小限に抑える効果が
ある。
トランジスタの電流軸方向を同一チャネル内で一定にす
ることにより、同一チャネルトランジスタの電荷移動度
μを等しくし、演算増幅器をＬＳＩ化する際の特性の劣
化を防ぎ、更にオフセット電圧を最小限に抑える効果が
ある。
第１図は本発明による演算増幅器の一実施例を示す回路
素子のパターン図、第２図は本発明の他の実施例を示す
回路素子のパターン図、第３図は一般によく用いられる
０ＭＯ８トランジスタを用いた演算増幅器の回路図、第
４図は従来の演算増幅器の回路素子のパターン図である
。 ＶｔＮ＋・・・・・・正転入力端子、ＶｆＮ−・・・・
・・反転入力端子、ｖｏ、Ｊ、ｒ・・・・・・出力端子
、ＢＩＡＳ・・・・・・バイアス電源、Ｍｌ、Ｍ２．Ｍ
５．Ｍ６・・・・・・Ｐチャネルトランジスタ、Ｍ３．
Ｍ４．Ｍ６・・・・・・Ｎチャネルトランジスタ、Ｃ・
・・・・・容量、８１１ Ｓ２．Ｓ３．Ｓ５． Ｓｓ、
Ｓｙ・・・・・・トランジスタのソース、Ｇｌ、 Ｇ
２． Ｇ３． Ｇ４． Ｇ５゜Ｇａ、Ｇｙ・・・・・・
トランジスタのゲート、ＤＩ、 Ｄ２゜Ｄ３． Ｄ４．
Ｄ５． Ｄａ、 Ｄ７・・・・・・ト・ランジスタの
ドレイン、Ｃ１・・・・・・容量Ｃの上部電極、Ｃ２・
・・・・・容量Ｃの下部電極、ＳＵＢ・・・・・・トラ
ンジスタＭｌ、Ｍ２のサブストレート。 代理人 弁理士 内 原 晋
素子のパターン図、第２図は本発明の他の実施例を示す
回路素子のパターン図、第３図は一般によく用いられる
０ＭＯ８トランジスタを用いた演算増幅器の回路図、第
４図は従来の演算増幅器の回路素子のパターン図である
。 ＶｔＮ＋・・・・・・正転入力端子、ＶｆＮ−・・・・
・・反転入力端子、ｖｏ、Ｊ、ｒ・・・・・・出力端子
、ＢＩＡＳ・・・・・・バイアス電源、Ｍｌ、Ｍ２．Ｍ
５．Ｍ６・・・・・・Ｐチャネルトランジスタ、Ｍ３．
Ｍ４．Ｍ６・・・・・・Ｎチャネルトランジスタ、Ｃ・
・・・・・容量、８１１ Ｓ２．Ｓ３．Ｓ５． Ｓｓ、
Ｓｙ・・・・・・トランジスタのソース、Ｇｌ、 Ｇ
２． Ｇ３． Ｇ４． Ｇ５゜Ｇａ、Ｇｙ・・・・・・
トランジスタのゲート、ＤＩ、 Ｄ２゜Ｄ３． Ｄ４．
Ｄ５． Ｄａ、 Ｄ７・・・・・・ト・ランジスタの
ドレイン、Ｃ１・・・・・・容量Ｃの上部電極、Ｃ２・
・・・・・容量Ｃの下部電極、ＳＵＢ・・・・・・トラ
ンジスタＭｌ、Ｍ２のサブストレート。 代理人 弁理士 内 原 晋
Claims (1)
- ＭＯＳトランジスタによって構成される演算増幅器にお
いて、該演算増幅器を構成するＭＯＳトランジスタの電
流軸方向を同一導電型トランジスタ内で一定にすること
を特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186207A JPH0738547B2 (ja) | 1988-07-25 | 1988-07-25 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63186207A JPH0738547B2 (ja) | 1988-07-25 | 1988-07-25 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0235808A true JPH0235808A (ja) | 1990-02-06 |
| JPH0738547B2 JPH0738547B2 (ja) | 1995-04-26 |
Family
ID=16184246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63186207A Expired - Fee Related JPH0738547B2 (ja) | 1988-07-25 | 1988-07-25 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738547B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229815A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | 半導体基板の製造方法 |
| JPS6170748A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 半導体装置 |
| JPS62115861A (ja) * | 1985-11-15 | 1987-05-27 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-07-25 JP JP63186207A patent/JPH0738547B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229815A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | 半導体基板の製造方法 |
| JPS6170748A (ja) * | 1984-09-14 | 1986-04-11 | Hitachi Ltd | 半導体装置 |
| JPS62115861A (ja) * | 1985-11-15 | 1987-05-27 | Toshiba Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738547B2 (ja) | 1995-04-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |