JP3112899B2 - 半導体集積回路、定電流回路及びそれを用いた差動増幅回路 - Google Patents
半導体集積回路、定電流回路及びそれを用いた差動増幅回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳプロセスで
製造される半導体集積回路並びに定電流回路、それを用
いた差動増幅回路及びそれらを有する半導体集積回路に
関する。
製造される半導体集積回路並びに定電流回路、それを用
いた差動増幅回路及びそれらを有する半導体集積回路に
関する。
【０００２】
【従来の技術】図４は、従来のカスケード定電流回路
（カスケード型カレントミラー回路）を示した図であ
る。
（カスケード型カレントミラー回路）を示した図であ
る。
【０００３】図４を参照すると、カスケード定電流回路
を構成するＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ
４）のゲート酸化膜は同一膜厚で形成されている。
を構成するＭＯＳトランジスタ（Ｍ１，Ｍ２，Ｍ３，Ｍ
４）のゲート酸化膜は同一膜厚で形成されている。
【０００４】しかしながらこの従来回路では、ゲート酸
化膜を同一膜厚で形成している為、高精度、且つ、レイ
アウト面積の小さいカレントミラー回路を実現できな
い。
化膜を同一膜厚で形成している為、高精度、且つ、レイ
アウト面積の小さいカレントミラー回路を実現できな
い。
【０００５】このことは、図５に示したゲート・ソース
間の相対誤差電圧ΔＶＧＳの実測結果をみればわかる。
（この時、ＭＯＳトランジスターは、同一ゲート酸化膜
厚（１８０Å）で形成され、隣接配置されている。） 高精度なカレントミラー回路を構成するには ゲート長（Ｌ）／ゲート幅（Ｗ） を十分に大きく（図５（ａ）の例では、Ｌ＞２μｍ）せ
なねばならず、このことにより、レイアウト面積の小さ
いカスケード定電流回路を実現するのに問題となる。
間の相対誤差電圧ΔＶＧＳの実測結果をみればわかる。
（この時、ＭＯＳトランジスターは、同一ゲート酸化膜
厚（１８０Å）で形成され、隣接配置されている。） 高精度なカレントミラー回路を構成するには ゲート長（Ｌ）／ゲート幅（Ｗ） を十分に大きく（図５（ａ）の例では、Ｌ＞２μｍ）せ
なねばならず、このことにより、レイアウト面積の小さ
いカスケード定電流回路を実現するのに問題となる。
【０００６】高精度、且つ、レイアウト面積の小さ
いカレントミラー回路を実現した他の従来回路として、
例えば特開昭６２−２９６６０８号公報に記載の技術が
知られている。
いカレントミラー回路を実現した他の従来回路として、
例えば特開昭６２−２９６６０８号公報に記載の技術が
知られている。
【０００７】同公報記載の回路を示した図６を参照する
と、入力電流源２０４の電流ＩINを受取るＮチャネルト
ランジスタＭ２０４と、このＮチャネルトランジスタＭ
２０４と共にミラー構成をとり且つ出力端子２０３と接
続されるＮチャネルトランジスタＭ２と、Ｎチャネルト
ランジスタＭ２０３及びＭ２０１と、スイッチＳＷ１及
びＳＷ２を備え構成されている。
と、入力電流源２０４の電流ＩINを受取るＮチャネルト
ランジスタＭ２０４と、このＮチャネルトランジスタＭ
２０４と共にミラー構成をとり且つ出力端子２０３と接
続されるＮチャネルトランジスタＭ２と、Ｎチャネルト
ランジスタＭ２０３及びＭ２０１と、スイッチＳＷ１及
びＳＷ２を備え構成されている。
【０００８】図７にスイッチＳＷ１がＯＮであり且つス
イッチＳＷ２がＯＦＦである状態の時の接続図を示し、
図８にスイッチＳＷ１がＯＦＦであり且つスイッチＳＷ
２がＯＮである状態の時の接続図を示す。
イッチＳＷ２がＯＦＦである状態の時の接続図を示し、
図８にスイッチＳＷ１がＯＦＦであり且つスイッチＳＷ
２がＯＮである状態の時の接続図を示す。
【０００９】図７の従来回路では、スィッチを利用する
ことでミラーを構成するＮチャネルトランジスター（Ｍ
２０１，Ｍ２０３）の導電係数Ｋの差（ΔＫ）及び閾値
電圧ＶＴの差（ΔＶＴ）を直流的には無くしている。
ことでミラーを構成するＮチャネルトランジスター（Ｍ
２０１，Ｍ２０３）の導電係数Ｋの差（ΔＫ）及び閾値
電圧ＶＴの差（ΔＶＴ）を直流的には無くしている。
【００１０】従って下式が成立する。
【００１１】 ΔＫ ≡Ｋ（Ｍ１）−Ｋ（Ｍ３）＝０ ．．．（１−１） ΔＶＴ ≡ＶＴ（Ｍ１）−ＶＴ（Ｍ３）＝０ ．．．（１−２） （１２）式へ（１−１）、（１−２）式を代入すると ＩOUT／ＩIN ≒１＋ΔＫ／Ｋ―２ΔＶＴ／（ＶＧＳ−ＶＴ）≒１ ．．．（２） が成立する。
【００１２】以上記述した様、図６の従来回路は、直流
的にはＩOUT／ＩIN≒１となることから高精度でレ
イアウト面積の小さいカスケード型カレントミラー回路
を実現した例であることがわかる。
的にはＩOUT／ＩIN≒１となることから高精度でレ
イアウト面積の小さいカスケード型カレントミラー回路
を実現した例であることがわかる。
【００１３】
【発明が解決しようとする課題】しかしながら、この従
来例では、スィッチをＯＮ／ＯＦＦさせること、さらに
このスィッチを動作させる為のクロックも必要とするの
でノイズ発生源となることから過渡的にも高精度で且
つレイアウト面積の小さいカスケード型カレントミラ
ー回路を実現するには、適切なローパスフィルタを必要
とする。
来例では、スィッチをＯＮ／ＯＦＦさせること、さらに
このスィッチを動作させる為のクロックも必要とするの
でノイズ発生源となることから過渡的にも高精度で且
つレイアウト面積の小さいカスケード型カレントミラ
ー回路を実現するには、適切なローパスフィルタを必要
とする。
【００１４】本発明の目的は、直流的においても過渡的
においても常に高精度で、且つ、レイアウト面積の小さ
い定電流回路、それを有する差動増幅回路及びそれらを
有する半導体集積回路を提供することにある。
においても常に高精度で、且つ、レイアウト面積の小さ
い定電流回路、それを有する差動増幅回路及びそれらを
有する半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明による半導体集積
回路は、ＭＯＳプロセスで製造される半導体集積回路に
おいて、電源電圧をソース・ドレイン間の破壊電圧とし
たときの該破壊電圧に耐えず且つ前記電源電圧より低い
所定の電圧をソース・ドレイン間の破壊電圧としたとき
の該破壊電圧に耐えるゲート膜厚を有するトランジスタ
と、該トランジスタのソース・ドレイン間に印加される
電圧を前記所定の電圧以下にする回路と、を有すること
を特徴とする。
回路は、ＭＯＳプロセスで製造される半導体集積回路に
おいて、電源電圧をソース・ドレイン間の破壊電圧とし
たときの該破壊電圧に耐えず且つ前記電源電圧より低い
所定の電圧をソース・ドレイン間の破壊電圧としたとき
の該破壊電圧に耐えるゲート膜厚を有するトランジスタ
と、該トランジスタのソース・ドレイン間に印加される
電圧を前記所定の電圧以下にする回路と、を有すること
を特徴とする。
【００１６】また、本発明による半導体集積回路は、上
記の半導体集積回路において、前記トランジスタはソー
スを共通とする２以上のトランジスタであることを特徴
とする。
記の半導体集積回路において、前記トランジスタはソー
スを共通とする２以上のトランジスタであることを特徴
とする。
【００１７】本発明による定電流回路は、入力電流源
と、ドレインが前記入力電流源に接続され、ソースが所
定の電圧源に接続される第１のトランジスタと、前記第
１のトランジスタのゲートにゲートとドレインが接続さ
れ、ソースが前記所定の電圧源に接続される第２のトラ
ンジスタと、ゲートが前記入力電流源に接続され、ソー
スが前記第２のトランジスタの前記ドレインと接続され
る第３のトランジスタと、を備え、前記第３のトランジ
スタのドレイン電流を出力電流とする定電流回路におい
て、前記第１と第２のトランジスタのゲート膜厚が、前
記第２のトランジスタのソース・ゲート間電圧と前記第
３のトランジスタのソース・ゲート間電圧との和を破壊
電圧としたときの該破壊電圧に耐えて且つ電源電圧を破
壊電圧としたときの該破壊電圧に耐えない値であること
を特徴とする。
と、ドレインが前記入力電流源に接続され、ソースが所
定の電圧源に接続される第１のトランジスタと、前記第
１のトランジスタのゲートにゲートとドレインが接続さ
れ、ソースが前記所定の電圧源に接続される第２のトラ
ンジスタと、ゲートが前記入力電流源に接続され、ソー
スが前記第２のトランジスタの前記ドレインと接続され
る第３のトランジスタと、を備え、前記第３のトランジ
スタのドレイン電流を出力電流とする定電流回路におい
て、前記第１と第２のトランジスタのゲート膜厚が、前
記第２のトランジスタのソース・ゲート間電圧と前記第
３のトランジスタのソース・ゲート間電圧との和を破壊
電圧としたときの該破壊電圧に耐えて且つ電源電圧を破
壊電圧としたときの該破壊電圧に耐えない値であること
を特徴とする。
【００１８】また、本発明による定電流回路は、入力電
流源と、ドレインとゲートが前記入力電流源に接続され
る第１のトランジスタと、ゲートが前記第１のトランジ
スタの前記ゲートに接続される第２のトランジスタと、
ドレインとゲートが前記第１のトランジスタのソースに
接続され、ソースが所定の電圧源に接続される第３のト
ランジスタと、ゲートが前記第３のトランジスタの前記
ゲートに接続され、ソースが前記所定の電圧源に接続さ
れ、ドレインが前記第２のトランジスタのソースに接続
される第４のトランジスタと、を備え、前記第２のトラ
ンジスタのドレイン電流を出力電流とする定電流回路に
おいて、前記第３と第４のトランジスタのゲート膜厚
が、前記第１のトランジスタのソース・ゲート間電圧と
前記第３のトランジスタのソース・ゲート間電圧との和
から前記第２のトランジスタのソース・ゲート間電圧を
差し引いた電圧を破壊電圧としたときの該破壊電圧に耐
えて且つ電源電圧を破壊電圧としたときの該破壊電圧に
耐えない値であることを特徴とする。
流源と、ドレインとゲートが前記入力電流源に接続され
る第１のトランジスタと、ゲートが前記第１のトランジ
スタの前記ゲートに接続される第２のトランジスタと、
ドレインとゲートが前記第１のトランジスタのソースに
接続され、ソースが所定の電圧源に接続される第３のト
ランジスタと、ゲートが前記第３のトランジスタの前記
ゲートに接続され、ソースが前記所定の電圧源に接続さ
れ、ドレインが前記第２のトランジスタのソースに接続
される第４のトランジスタと、を備え、前記第２のトラ
ンジスタのドレイン電流を出力電流とする定電流回路に
おいて、前記第３と第４のトランジスタのゲート膜厚
が、前記第１のトランジスタのソース・ゲート間電圧と
前記第３のトランジスタのソース・ゲート間電圧との和
から前記第２のトランジスタのソース・ゲート間電圧を
差し引いた電圧を破壊電圧としたときの該破壊電圧に耐
えて且つ電源電圧を破壊電圧としたときの該破壊電圧に
耐えない値であることを特徴とする。
【００１９】本発明による差動増幅回路は、上記の定電
流源をアクティブ負荷として使用することを特徴とす
る。
流源をアクティブ負荷として使用することを特徴とす
る。
【００２０】また、本発明による差動増幅回路は、上記
の差動増幅回路において、第１の入力がゲートに接続さ
れる第５のトランジスタと、第２の入力がゲートに接続
される第６のトランジスタとのソース・ドレイン間電圧
を所定の電圧以下にする回路を備え、前記第５のトラン
ジスタと前記第６のトランジスタとのゲート膜厚が前記
所定の電圧を破壊電圧としたときの該破壊電圧に耐えて
且つ電源電圧を破壊電圧としたときの該破壊電圧に耐え
ない値であることを特徴とする。
の差動増幅回路において、第１の入力がゲートに接続さ
れる第５のトランジスタと、第２の入力がゲートに接続
される第６のトランジスタとのソース・ドレイン間電圧
を所定の電圧以下にする回路を備え、前記第５のトラン
ジスタと前記第６のトランジスタとのゲート膜厚が前記
所定の電圧を破壊電圧としたときの該破壊電圧に耐えて
且つ電源電圧を破壊電圧としたときの該破壊電圧に耐え
ない値であることを特徴とする。
【００２１】更に、本発明による差動増幅回路は、第１
の入力がゲートに接続される第１のトランジスタと、第
２の入力がゲートに接続される第２のトランジスタとの
ソース・ドレイン間電圧を所定の電圧以下にする回路を
備え、前記第１のトランジスタと前記第２のトランジス
タとのゲート膜厚が前記所定の電圧を破壊電圧としたと
きの該破壊電圧に耐えて且つ電源電圧を破壊電圧とした
ときの該破壊電圧に耐えない値であることを特徴とす
る。
の入力がゲートに接続される第１のトランジスタと、第
２の入力がゲートに接続される第２のトランジスタとの
ソース・ドレイン間電圧を所定の電圧以下にする回路を
備え、前記第１のトランジスタと前記第２のトランジス
タとのゲート膜厚が前記所定の電圧を破壊電圧としたと
きの該破壊電圧に耐えて且つ電源電圧を破壊電圧とした
ときの該破壊電圧に耐えない値であることを特徴とす
る。
【００２２】更に、本発明による半導体集積回路は、上
記の定電流回路を備えることを特徴とする。
記の定電流回路を備えることを特徴とする。
【００２３】更に、本発明による半導体集積回路は、上
記の差動増幅回路を備えることを特徴とする。
記の差動増幅回路を備えることを特徴とする。
【００２４】本発明のカスケード接続回路は、Ｎｃｈで
構成される場合はＧＮＤ側に、そしてＰｃｈで構成され
る場合は電源側に、カスケード接続されるトランジスタ
ーの導電係数Ｋをできるだけ大きな素子で構成すること
で、高精度、且つ、レイアウト面積の小さなカスケード
接続回路を実現する。
構成される場合はＧＮＤ側に、そしてＰｃｈで構成され
る場合は電源側に、カスケード接続されるトランジスタ
ーの導電係数Ｋをできるだけ大きな素子で構成すること
で、高精度、且つ、レイアウト面積の小さなカスケード
接続回路を実現する。
【００２５】図１に示すＧＮＤ側にカスケード接続され
るミラーを構成するＭＯＳトランジスタ（Ｍ１，Ｍ３）
のゲート酸化膜の膜厚を電源電圧で決まる膜厚より薄
く、さらに破壊電圧（５Ｖ／１００Å）に耐える限度内
で薄くすることで、導電係数Ｋの大きなＭＯＳトランジ
スタを実現する。
るミラーを構成するＭＯＳトランジスタ（Ｍ１，Ｍ３）
のゲート酸化膜の膜厚を電源電圧で決まる膜厚より薄
く、さらに破壊電圧（５Ｖ／１００Å）に耐える限度内
で薄くすることで、導電係数Ｋの大きなＭＯＳトランジ
スタを実現する。
【００２６】図１は、本発明のカスケード接続回路をウ
イルソン型定電流回路（ウイルソン型カレントミラー回
路）にもちいた第１実施形態を示した図である。
イルソン型定電流回路（ウイルソン型カレントミラー回
路）にもちいた第１実施形態を示した図である。
【００２７】一方の出力が電源端子１に接続される入力
電流源４と、ドレインが出力端子３に接続されゲートが
前記入力電流源４の他方の出力と接続されるＭＯＳトラ
ンジスタＭ２と、ソースがＧＮＤ端子２に接続されドレ
イン及びゲートが共通に前記ＭＯＳトランジスタＭ２の
ソースに接続されることで前記ＭＯＳトランジスタＭ２
とカスケード接続され前記ＭＯＳトランジスタＭ２より
薄いゲート酸化膜で形成されるＭＯＳトランジスタＭ１
と、ソースが前記ＧＮＤ端子２に接続されドレインが前
記入力電流源４の他方に接続されゲートが前記ＭＯＳト
ランジスタＭ１のゲートに接続されることで前記ＭＯＳ
トランジスタＭ１とミラー接続され前記ＭＯＳトランジ
スタＭ１のゲート酸化膜と同じ厚さで形成されるＭＯＳ
トランジスタＭ３と、が接続され構成される。
電流源４と、ドレインが出力端子３に接続されゲートが
前記入力電流源４の他方の出力と接続されるＭＯＳトラ
ンジスタＭ２と、ソースがＧＮＤ端子２に接続されドレ
イン及びゲートが共通に前記ＭＯＳトランジスタＭ２の
ソースに接続されることで前記ＭＯＳトランジスタＭ２
とカスケード接続され前記ＭＯＳトランジスタＭ２より
薄いゲート酸化膜で形成されるＭＯＳトランジスタＭ１
と、ソースが前記ＧＮＤ端子２に接続されドレインが前
記入力電流源４の他方に接続されゲートが前記ＭＯＳト
ランジスタＭ１のゲートに接続されることで前記ＭＯＳ
トランジスタＭ１とミラー接続され前記ＭＯＳトランジ
スタＭ１のゲート酸化膜と同じ厚さで形成されるＭＯＳ
トランジスタＭ３と、が接続され構成される。
【００２８】入力電流源４に流れる入力電流（以下、Ｉ
INと称す。）と出力端子３に流れ込む出力電流（以下、
ＩOUTと称す。）は、ミラーを構成するＭＯＳトランジ
スター（Ｍ１，Ｍ３）を同ゲート長×幅で構成し且つ各
トランジスタを飽和領域で動作させれば、 ＩIN＝Ｋ（Ｍ３）×（ＶＧＳ（Ｍ３）―ＶＴ（Ｍ３））2 ．．．（３） ＩOUT＝Ｋ（Ｍ１）×（ＶＧＳ（Ｍ１）―ＶＴ（Ｍ１））2 ．．．（４） である。但し、 Ｋ：導電係数， Ｋ（Ｍ３）：ＭＯＳトランジスタＭ３の導電係数Ｋ Ｋ（Ｍ１）：ＭＯＳトランジスタＭ１の導電係数Ｋ Ｋ＝０．５×μ×ＣＯＸ×（Ｗ／Ｌ） ．．．（５） μ：ゲート直下の移動度，Ｌ：ゲート長，Ｗ：ゲート幅 ＣＯＸ：単位面積当たりの酸化膜容量 ＶＧＳ（Ｍ３）：ＭＯＳトランジスタＭ３のゲート・ソース間電圧 ＶＧＳ（Ｍ４）：ＭＯＳトランジスタＭ４のゲート・ソース間電圧 ＶＴ（Ｍ３）：ＭＯＳトランジスタＭ３の閾値電圧 ＶＴ（Ｍ４）：ＭＯＳトランジスタＭ４の閾値電圧 である。
INと称す。）と出力端子３に流れ込む出力電流（以下、
ＩOUTと称す。）は、ミラーを構成するＭＯＳトランジ
スター（Ｍ１，Ｍ３）を同ゲート長×幅で構成し且つ各
トランジスタを飽和領域で動作させれば、 ＩIN＝Ｋ（Ｍ３）×（ＶＧＳ（Ｍ３）―ＶＴ（Ｍ３））2 ．．．（３） ＩOUT＝Ｋ（Ｍ１）×（ＶＧＳ（Ｍ１）―ＶＴ（Ｍ１））2 ．．．（４） である。但し、 Ｋ：導電係数， Ｋ（Ｍ３）：ＭＯＳトランジスタＭ３の導電係数Ｋ Ｋ（Ｍ１）：ＭＯＳトランジスタＭ１の導電係数Ｋ Ｋ＝０．５×μ×ＣＯＸ×（Ｗ／Ｌ） ．．．（５） μ：ゲート直下の移動度，Ｌ：ゲート長，Ｗ：ゲート幅 ＣＯＸ：単位面積当たりの酸化膜容量 ＶＧＳ（Ｍ３）：ＭＯＳトランジスタＭ３のゲート・ソース間電圧 ＶＧＳ（Ｍ４）：ＭＯＳトランジスタＭ４のゲート・ソース間電圧 ＶＴ（Ｍ３）：ＭＯＳトランジスタＭ３の閾値電圧 ＶＴ（Ｍ４）：ＭＯＳトランジスタＭ４の閾値電圧 である。
【００２９】ミラーを構成すＭＯＳトランジスタ（Ｍ
１，Ｍ３）のゲートは共通なので ＶＧＳ（Ｍ１）＝ＶＧＳ（Ｍ３）≡ＶＧＳ ．．．（６） であり、さらに ΔＫ≡Ｋ（Ｍ１）−Ｋ（Ｍ３） ．．．（７−１） Ｋ≡０．５（Ｋ（Ｍ１）＋Ｋ（Ｍ３）） ．．．（７−２） ΔＶＴ≡ＶＴ（Ｍ１）−ＶＴ（Ｍ３） ．．．（８−１） ＶＴ≡０．５（ＶＴ（Ｍ１）＋ＶＴ（Ｍ３）） ．．．（８−２） と定義すれば Ｋ（Ｍ１）＝Ｋ−０．５×ΔＫ ．．．（９−１） Ｋ（Ｍ３）＝Ｋ＋０．５×ΔＫ ．．．（９−２） ＶＴ（Ｍ１）＝ＶＴ−０．５×ΔＶＴ ．．．（１０−１） ＶＴ（Ｍ３）＝ＶＴ＋０．５×ΔＶＴ ．．．（１０−２） となり、（９−１）、（９−２）、（１０−１）、（１
０−２）式よりミラー比ＩOUT／ＩINは、 ＩOUT／ＩIN ＝｛（Ｋ＋０．５×ΔＫ）×（ＶＧＳ−ＶＴ−０．５×ΔＶＴ）2｝ ÷｛（Ｋ―０．５×ΔＫ）×（ＶＧＳ―ＶＴ＋０．５×ΔＶＴ）2｝ ＝［（１＋ΔＫ／２Ｋ）×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2］ ÷［（１―ΔＫ／２Ｋ）×[１＋ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2］ ．．．（１１） となる。（１１）式に於いて、１＞ΔＫ／２Ｋ，１＞Δ
ＶＴ／[２×（ＶＧＳ−ＶＴ）]が成立するのでテーラ展
開すると、 ＩOUT／ＩIN ≒（１＋ΔＫ／２Ｋ）×（１＋ΔＫ／２Ｋ） ×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2 ×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2 ≒１＋ΔＫ／Ｋ―２ΔＶＴ／（ＶＧＳ−ＶＴ） ．．．（１２） （１２）式より、導電係数（Ｋ）及びゲート・ソース電
圧（ＶＧＳ）が大きい方が高精度な（ミラー比の良い）
ウイルソン型カレントミラー回路が構成できることがわ
かる。
１，Ｍ３）のゲートは共通なので ＶＧＳ（Ｍ１）＝ＶＧＳ（Ｍ３）≡ＶＧＳ ．．．（６） であり、さらに ΔＫ≡Ｋ（Ｍ１）−Ｋ（Ｍ３） ．．．（７−１） Ｋ≡０．５（Ｋ（Ｍ１）＋Ｋ（Ｍ３）） ．．．（７−２） ΔＶＴ≡ＶＴ（Ｍ１）−ＶＴ（Ｍ３） ．．．（８−１） ＶＴ≡０．５（ＶＴ（Ｍ１）＋ＶＴ（Ｍ３）） ．．．（８−２） と定義すれば Ｋ（Ｍ１）＝Ｋ−０．５×ΔＫ ．．．（９−１） Ｋ（Ｍ３）＝Ｋ＋０．５×ΔＫ ．．．（９−２） ＶＴ（Ｍ１）＝ＶＴ−０．５×ΔＶＴ ．．．（１０−１） ＶＴ（Ｍ３）＝ＶＴ＋０．５×ΔＶＴ ．．．（１０−２） となり、（９−１）、（９−２）、（１０−１）、（１
０−２）式よりミラー比ＩOUT／ＩINは、 ＩOUT／ＩIN ＝｛（Ｋ＋０．５×ΔＫ）×（ＶＧＳ−ＶＴ−０．５×ΔＶＴ）2｝ ÷｛（Ｋ―０．５×ΔＫ）×（ＶＧＳ―ＶＴ＋０．５×ΔＶＴ）2｝ ＝［（１＋ΔＫ／２Ｋ）×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2］ ÷［（１―ΔＫ／２Ｋ）×[１＋ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2］ ．．．（１１） となる。（１１）式に於いて、１＞ΔＫ／２Ｋ，１＞Δ
ＶＴ／[２×（ＶＧＳ−ＶＴ）]が成立するのでテーラ展
開すると、 ＩOUT／ＩIN ≒（１＋ΔＫ／２Ｋ）×（１＋ΔＫ／２Ｋ） ×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2 ×[１−ΔＶＴ／[２×（ＶＧＳ−ＶＴ）]]2 ≒１＋ΔＫ／Ｋ―２ΔＶＴ／（ＶＧＳ−ＶＴ） ．．．（１２） （１２）式より、導電係数（Ｋ）及びゲート・ソース電
圧（ＶＧＳ）が大きい方が高精度な（ミラー比の良い）
ウイルソン型カレントミラー回路が構成できることがわ
かる。
【００３０】本発明の第１実施形態では、ミラーを構成
するＭＯＳトランジスタ（Ｍ１，Ｍ３）の導電係数
（Ｋ）を大きくすることで高精度な（ミラー比の良い）
ウイルソン型カレントミラー回路を実現している。
するＭＯＳトランジスタ（Ｍ１，Ｍ３）の導電係数
（Ｋ）を大きくすることで高精度な（ミラー比の良い）
ウイルソン型カレントミラー回路を実現している。
【００３１】以下、このことを説明する。
【００３２】本発明の第１実施形態であるウイルソン型
カレントミラー回路では、ＭＯＳトランジスタＭ２のド
レイン・ソース間電圧ＶＤＳ（Ｍ２）は、最悪で電源電
圧である。
カレントミラー回路では、ＭＯＳトランジスタＭ２のド
レイン・ソース間電圧ＶＤＳ（Ｍ２）は、最悪で電源電
圧である。
【００３３】それに対し、ミラーを構成するＭＯＳトラ
ンジスター（Ｍ１，Ｍ３）を同ゲート長・幅で構成し且
各トランジスタを飽和領域で動作させるとすると、 ＶＤＳ（Ｍ３）＝ＶＧＳ（Ｍ１）＋ＶＧＳ（Ｍ２） ．．．（１３） 但し、 ＶＤＳ（Ｍ３）：ＭＯＳトランジスタＭ３のドレイン・
ソース間電圧 ＶＧＳ（Ｍ１）：ＭＯＳトランジスタＭ１のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ２）：ＭＯＳトランジスタＭ２のゲート・ソ
ース間電圧 である。上式（１３）式より、ＶＤＳ（Ｍ３）には、 ＶＧＳ（Ｍ１）＋ＶＧＳ（Ｍ２） しかかからないことがわかる。
ンジスター（Ｍ１，Ｍ３）を同ゲート長・幅で構成し且
各トランジスタを飽和領域で動作させるとすると、 ＶＤＳ（Ｍ３）＝ＶＧＳ（Ｍ１）＋ＶＧＳ（Ｍ２） ．．．（１３） 但し、 ＶＤＳ（Ｍ３）：ＭＯＳトランジスタＭ３のドレイン・
ソース間電圧 ＶＧＳ（Ｍ１）：ＭＯＳトランジスタＭ１のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ２）：ＭＯＳトランジスタＭ２のゲート・ソ
ース間電圧 である。上式（１３）式より、ＶＤＳ（Ｍ３）には、 ＶＧＳ（Ｍ１）＋ＶＧＳ（Ｍ２） しかかからないことがわかる。
【００３４】ゲート酸化膜に、５Ｖ／１００Å以上の電
圧がかかると破壊することが広く知られている。
圧がかかると破壊することが広く知られている。
【００３５】従って、電源電圧を５Ｖとするならば、Ｍ
ＯＳトランジスターＭ２のゲート酸化膜はすくなくとも
１００Å以上のゲート酸化膜圧が必要となる。
ＯＳトランジスターＭ２のゲート酸化膜はすくなくとも
１００Å以上のゲート酸化膜圧が必要となる。
【００３６】それに対し、ミラーを構成するＭＯＳトラ
ンジスター（Ｍ１とＭ３）のゲート酸化膜は式よりゲー
ト・ソース間電圧：ＶＧＳ２個分あれば良いから例え
ば、ＶＤＳ（Ｍ３）＝２［Ｖ］とすれば、４０Åのゲー
ト酸化膜で良い。
ンジスター（Ｍ１とＭ３）のゲート酸化膜は式よりゲー
ト・ソース間電圧：ＶＧＳ２個分あれば良いから例え
ば、ＶＤＳ（Ｍ３）＝２［Ｖ］とすれば、４０Åのゲー
ト酸化膜で良い。
【００３７】この結果、ＧＮＤ端子側にミラー接続され
るＭＯＳトランジスタのゲート酸化膜容量ＣＯＸを２倍
以上大きくでき、前述した（５）式からもわかる様に導
電係数Ｋも２倍以上を大きくでき、高精度な（ミラー比
の良い）ウイルソン型カレントミラー回路を実現でき
る。
るＭＯＳトランジスタのゲート酸化膜容量ＣＯＸを２倍
以上大きくでき、前述した（５）式からもわかる様に導
電係数Ｋも２倍以上を大きくでき、高精度な（ミラー比
の良い）ウイルソン型カレントミラー回路を実現でき
る。
【００３８】さらに、（５）式からわかる様酸化膜容
量：ＣＯＸを２倍以上大きくできる分（Ｌ一定での）Ｗ
を半分以下に小さくできるのでレイアウト面積の小さい
カレントミラー回路を実現できる。
量：ＣＯＸを２倍以上大きくできる分（Ｌ一定での）Ｗ
を半分以下に小さくできるのでレイアウト面積の小さい
カレントミラー回路を実現できる。
【００３９】［実施形態２］次に、本発明の第２の実施
形態を図２に示す。
形態を図２に示す。
【００４０】図２は、本発明のカスケード接続回路をカ
スケード型カレントミラー回路に用いた例である。
スケード型カレントミラー回路に用いた例である。
【００４１】一方が電源端子１に接続される入力電流源
４と、ドレイン及びゲートが共通に前記入力電流源４の
他方に接続されるＭＯＳトランジスタＭ４と、ドレイン
が出力端子３に接続されゲートが前記ＭＯＳトランジス
タＭ４のゲート接続されることで前記ＭＯＳトランジス
タＭ４とミラー接続され前記ＭＯＳトランジスタＭ４の
ゲート酸化膜と同じ厚さで形成されるＭＯＳトランジス
タＭ２と、ソースがＧＮＤ端子２に接続されドレイン及
びゲートが共通に前記ＭＯＳトランジスタＭ４のソース
に接続されることで前記ＭＯＳトランジスタＭ４とカス
ケード接続され前記ＭＯＳトランジスタＭ４より薄いゲ
ート酸化膜で形成されるＭＯＳトランジスタＭ３と、ソ
ースが前記ＧＮＤ端子２に接続されドレインが前記ＭＯ
ＳトランジスタＭ２のソースに接続されることで前記Ｍ
ＯＳトランジスタＭ２とカスケード接続されゲートが前
記ＭＯＳトランジスタＭ３のゲートに接続されることで
前記ＭＯＳトランジスタＭ３とミラー接続されゲートが
前記ＭＯＳトランジスタＭ３のゲート酸化膜と同じ厚さ
で形成されるＭＯＳトランジスタＭ１と、が接続され構
成される。
４と、ドレイン及びゲートが共通に前記入力電流源４の
他方に接続されるＭＯＳトランジスタＭ４と、ドレイン
が出力端子３に接続されゲートが前記ＭＯＳトランジス
タＭ４のゲート接続されることで前記ＭＯＳトランジス
タＭ４とミラー接続され前記ＭＯＳトランジスタＭ４の
ゲート酸化膜と同じ厚さで形成されるＭＯＳトランジス
タＭ２と、ソースがＧＮＤ端子２に接続されドレイン及
びゲートが共通に前記ＭＯＳトランジスタＭ４のソース
に接続されることで前記ＭＯＳトランジスタＭ４とカス
ケード接続され前記ＭＯＳトランジスタＭ４より薄いゲ
ート酸化膜で形成されるＭＯＳトランジスタＭ３と、ソ
ースが前記ＧＮＤ端子２に接続されドレインが前記ＭＯ
ＳトランジスタＭ２のソースに接続されることで前記Ｍ
ＯＳトランジスタＭ２とカスケード接続されゲートが前
記ＭＯＳトランジスタＭ３のゲートに接続されることで
前記ＭＯＳトランジスタＭ３とミラー接続されゲートが
前記ＭＯＳトランジスタＭ３のゲート酸化膜と同じ厚さ
で形成されるＭＯＳトランジスタＭ１と、が接続され構
成される。
【００４２】この第２の実施形態では、ミラーを構成す
るＭＯＳトランジスター（Ｍ１，Ｍ３）同ゲート長・幅
で構成し且各トランジスタを飽和領域で動作させ、ミラ
ーを構成するＭＯＳトランジスター（Ｍ２，Ｍ４）を同
ゲート長・幅で構成し且各トランジスタを飽和領域で動
作さるとすると、 ＶＤＳ（Ｍ１） ＝ＶＧＳ（Ｍ３）＋ＶＧＳ（Ｍ４）−ＶＧＳ（Ｍ２） ＝ＶＧＳ（Ｍ３） ．．．（１４） が成立する。但し、 ＶＤＳ（Ｍ１）：ＭＯＳトランジスタＭ１のドレイン・
ソース間電圧 ＶＧＳ（Ｍ２）：ＭＯＳトランジスタＭ２のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ３）：ＭＯＳトランジスタＭ３のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ４）：ＭＯＳトランジスタＭ４のゲート・ソ
ース間電圧 である。
るＭＯＳトランジスター（Ｍ１，Ｍ３）同ゲート長・幅
で構成し且各トランジスタを飽和領域で動作させ、ミラ
ーを構成するＭＯＳトランジスター（Ｍ２，Ｍ４）を同
ゲート長・幅で構成し且各トランジスタを飽和領域で動
作さるとすると、 ＶＤＳ（Ｍ１） ＝ＶＧＳ（Ｍ３）＋ＶＧＳ（Ｍ４）−ＶＧＳ（Ｍ２） ＝ＶＧＳ（Ｍ３） ．．．（１４） が成立する。但し、 ＶＤＳ（Ｍ１）：ＭＯＳトランジスタＭ１のドレイン・
ソース間電圧 ＶＧＳ（Ｍ２）：ＭＯＳトランジスタＭ２のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ３）：ＭＯＳトランジスタＭ３のゲート・ソ
ース間電圧 ＶＧＳ（Ｍ４）：ＭＯＳトランジスタＭ４のゲート・ソ
ース間電圧 である。
【００４３】ミラーを構成するＭＯＳトランジスター
（Ｍ１，Ｍ３）のゲート酸化膜の膜厚は、本発明の第１
の実施形態では、ゲート・ソース間電圧ＶＧＳ２個分だ
け必要だったのに対し、本発明の第２の実施形態では、
上式（１４）式より、ゲート・ソース間電圧ＶＧＳ１個
分であれば良いことがわかる。
（Ｍ１，Ｍ３）のゲート酸化膜の膜厚は、本発明の第１
の実施形態では、ゲート・ソース間電圧ＶＧＳ２個分だ
け必要だったのに対し、本発明の第２の実施形態では、
上式（１４）式より、ゲート・ソース間電圧ＶＧＳ１個
分であれば良いことがわかる。
【００４４】その結果、さらに導電係数Ｋを大きくで
き、さらに高精度且つレイアウト面積の小さなカレント
ミラー回路を実現できる。
き、さらに高精度且つレイアウト面積の小さなカレント
ミラー回路を実現できる。
【００４５】［実施形態３］次に、本発明の第３の実施
形態を図３に示す。
形態を図３に示す。
【００４６】この実施形態は、本発明の第１の実施形態
のウイルソン型ミラー回路をアクティブ負荷とする差動
回路に本発明のカスケード接続回路を用いた例である。
のウイルソン型ミラー回路をアクティブ負荷とする差動
回路に本発明のカスケード接続回路を用いた例である。
【００４７】ＭＯＳトランジスタＭ１３と、ソースが電
源端子１に接続されドレインとゲートが共通に接続され
前記ＭＯＳトランジスタＭ１３より薄い酸化膜で形成さ
れるＭＯＳトランジスタＭ１１と、ソースが前記電源端
子１に接続されゲートが前記ＭＯＳトランジスタＭ１１
のゲートに接続されることで前記ＭＯＳトランジスタM
１１とミラー接続され前記ＭＯＳトランジスタＭ１１と
同膜厚で形成されるＭＯＳトランジスタＭ１２と、ドレ
インが前記ＭＯＳトランジスタＭ１３のドレインに接続
されゲートが一定電位でバイアスされる端子６に接続さ
れるＭＯＳトランジスタＭ１４と、ドレインが前記ＭＯ
ＳトランジスタＭ１２のドレインに接続されゲートが前
記一定電位でバイアスされる端子６に接続されることで
前記ＭＯＳトランジスタM１４とミラー接続され前記Ｍ
ＯＳトランジスタＭ１４と同膜厚で形成されるＭＯＳト
ランジスタＭ１５と、ドレインが前記ＭＯＳトランジス
タＭ１４のソースに接続されることで前記ＭＯＳトラン
ジスタM１４とカスケード接続されゲートが差動回路の
一方の入力端子７に接続され前記ＭＯＳトランジスタＭ
１４及びＭ１５より薄い酸化膜で形成されるＭＯＳトラ
ンジスタＭ１６と、ドレインが前記ＭＯＳトランジスタ
Ｍ１５のソースに接続されることで前記ＭＯＳトランジ
スタM１５とカスケード接続されゲートが差動回路の他
方の入力端子８に接続され前記ＭＯＳトランジスタＭ１
６と同膜厚で形成されるＭＯＳトランジスタＭ１７と、
一方が前記ＭＯＳトランジスタＭ１６及びＭ１７のソー
スに共通に接続され他方がＧＮＤ端子２に接続される電
流源１０と、が接続され構成される。
源端子１に接続されドレインとゲートが共通に接続され
前記ＭＯＳトランジスタＭ１３より薄い酸化膜で形成さ
れるＭＯＳトランジスタＭ１１と、ソースが前記電源端
子１に接続されゲートが前記ＭＯＳトランジスタＭ１１
のゲートに接続されることで前記ＭＯＳトランジスタM
１１とミラー接続され前記ＭＯＳトランジスタＭ１１と
同膜厚で形成されるＭＯＳトランジスタＭ１２と、ドレ
インが前記ＭＯＳトランジスタＭ１３のドレインに接続
されゲートが一定電位でバイアスされる端子６に接続さ
れるＭＯＳトランジスタＭ１４と、ドレインが前記ＭＯ
ＳトランジスタＭ１２のドレインに接続されゲートが前
記一定電位でバイアスされる端子６に接続されることで
前記ＭＯＳトランジスタM１４とミラー接続され前記Ｍ
ＯＳトランジスタＭ１４と同膜厚で形成されるＭＯＳト
ランジスタＭ１５と、ドレインが前記ＭＯＳトランジス
タＭ１４のソースに接続されることで前記ＭＯＳトラン
ジスタM１４とカスケード接続されゲートが差動回路の
一方の入力端子７に接続され前記ＭＯＳトランジスタＭ
１４及びＭ１５より薄い酸化膜で形成されるＭＯＳトラ
ンジスタＭ１６と、ドレインが前記ＭＯＳトランジスタ
Ｍ１５のソースに接続されることで前記ＭＯＳトランジ
スタM１５とカスケード接続されゲートが差動回路の他
方の入力端子８に接続され前記ＭＯＳトランジスタＭ１
６と同膜厚で形成されるＭＯＳトランジスタＭ１７と、
一方が前記ＭＯＳトランジスタＭ１６及びＭ１７のソー
スに共通に接続され他方がＧＮＤ端子２に接続される電
流源１０と、が接続され構成される。
【００４８】トランジスタＭ１１、Ｍ１２、Ｍ１３はウ
イルソン型カレントミラー回路の構成をとる。トランジ
スタＭ１４、Ｍ１５は、ゲートが所定の電圧に接続され
ることによりトランジスタＭ１６、Ｍ１７のドレイン電
圧を規定する。
イルソン型カレントミラー回路の構成をとる。トランジ
スタＭ１４、Ｍ１５は、ゲートが所定の電圧に接続され
ることによりトランジスタＭ１６、Ｍ１７のドレイン電
圧を規定する。
【００４９】この本発明の第３の実施形態である差動回
路において差動を構成するＭＯＳトランジスター（Ｍ１
６，Ｍ１７）を同ゲート長・幅で構成し且つ各トランジ
スタを飽和領域で動作させ平衡状態にあるとすると、前
述（１２）式と同様に、 ＩＤＳ（Ｍ１６）／ＩＤＳ（Ｍ１７） ≒１＋ΔＫ／Ｋ―２ΔＶＴ／（ＶＧＳ−ＶＴ） ．．．（１５） が成立する。但し、 ＩＤＳ（Ｍ１６）：ＭＯＳトランジスタＭ１６のドレイ
ン・ソース間電流 ＩＤＳ（Ｍ１７）：ＭＯＳトランジスタＭ１７のドレイ
ン・ソース間電流 ＶＧＳ：ＭＯＳトランジスタＭ１６及びＭ１７のゲート
・ソース間電圧 である。
路において差動を構成するＭＯＳトランジスター（Ｍ１
６，Ｍ１７）を同ゲート長・幅で構成し且つ各トランジ
スタを飽和領域で動作させ平衡状態にあるとすると、前
述（１２）式と同様に、 ＩＤＳ（Ｍ１６）／ＩＤＳ（Ｍ１７） ≒１＋ΔＫ／Ｋ―２ΔＶＴ／（ＶＧＳ−ＶＴ） ．．．（１５） が成立する。但し、 ＩＤＳ（Ｍ１６）：ＭＯＳトランジスタＭ１６のドレイ
ン・ソース間電流 ＩＤＳ（Ｍ１７）：ＭＯＳトランジスタＭ１７のドレイ
ン・ソース間電流 ＶＧＳ：ＭＯＳトランジスタＭ１６及びＭ１７のゲート
・ソース間電圧 である。
【００５０】本発明の第３実施形態の差動回路では、入
力オフセット電圧が小さい高精度な差動回路は、上式
（１５）式で ＩＤＳ（Ｍ１６）＝ＩＤＳ（Ｍ１７） ．．．（１６） が成立する時であるので、本発明の第１実施形態同様、
差動を構成するＭＯＳトランジスター（Ｍ１６，Ｍ１
７）の導電係数Ｋを大きくすることで上式（１６）式を
満足し高精度な差動回路を実現した例である。
力オフセット電圧が小さい高精度な差動回路は、上式
（１５）式で ＩＤＳ（Ｍ１６）＝ＩＤＳ（Ｍ１７） ．．．（１６） が成立する時であるので、本発明の第１実施形態同様、
差動を構成するＭＯＳトランジスター（Ｍ１６，Ｍ１
７）の導電係数Ｋを大きくすることで上式（１６）式を
満足し高精度な差動回路を実現した例である。
【００５１】なお、トランジスタＭ１１、Ｍ１２、Ｍ１
３より構成される実施形態１のウイルソン型カレントミ
ラー回路をアクティブ負荷として使う代わりに、実施形
態２に示したカスケード型カレントミラー回路を使用す
ることも可能である。
３より構成される実施形態１のウイルソン型カレントミ
ラー回路をアクティブ負荷として使う代わりに、実施形
態２に示したカスケード型カレントミラー回路を使用す
ることも可能である。
【００５２】なお、上記の実施形態の回路はＣＭＯＳプ
ロセスを用いた半導体集積回路においても実装できるこ
とはいうまでもない。
ロセスを用いた半導体集積回路においても実装できるこ
とはいうまでもない。
【００５３】以上説明したように、本発明によれば、Ｇ
ＮＤ端子側にミラー接続されるＭＯＳトランジスタのゲ
ート酸化膜を破壊電圧に耐える限り薄く形成し導電係数
Ｋを大きくすることで、高精度且レイアウト面積の小さ
なカレントミラー回路、差動増幅回路及びそれらを有す
るＣＭＯＳプロセスにより製造される半導体集積回路を
提供できる。
ＮＤ端子側にミラー接続されるＭＯＳトランジスタのゲ
ート酸化膜を破壊電圧に耐える限り薄く形成し導電係数
Ｋを大きくすることで、高精度且レイアウト面積の小さ
なカレントミラー回路、差動増幅回路及びそれらを有す
るＣＭＯＳプロセスにより製造される半導体集積回路を
提供できる。
【図１】本発明の実施形態１によるウイルソン型定電流
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】本発明の実施形態２によるカスケード型定電流
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図３】本発明の実施形態３による差動増幅回路の構成
を示す回路図である。
を示す回路図である。
【図４】従来例１によるカスケード定電流回路の構成を
示す回路図である。
示す回路図である。
【図５】ゲート・ソース間の相対誤差電圧ΔＶＧＳの実
測結果を示すグラフである。
測結果を示すグラフである。
【図６】従来例２によるカスケード定電流回路の構成を
示す回路図である。
示す回路図である。
【図７】図６の回路において、ＳＷ１が接続されたとき
の状態を示す回路図である。
の状態を示す回路図である。
【図８】図６の回路において、ＳＷ２が接続されたとき
の状態を示す回路図である。
の状態を示す回路図である。
１ 電源端子 ２ 接地端子 ３ 出力端子 ４ 入力電流源 Ｍ１，Ｍ２，Ｍ３，Ｍ４ ＮＭＯＳトランジスタ Ｍ１１，Ｍ１２，Ｍ１３ ＰＭＯＳトランジスタ Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７ ＮＭＯＳトランジス
タ
タ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ３０１Ｋ 29/78 Ｈ０３Ｆ 3/45 (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/343 - 3/347 H03F 3/45 G05F 3/26 H01L 27/04 - 27/088 H01L 29/78
Claims (9)
- 【請求項１】 カスケード接続された同一導電型の２つ
のＭＯＳトランジスタを有し、これらのＭＯＳトランジ
スタがＮチャネルトランジスタの場合は低電位電圧源側
に接続された方の、Ｐチャネルトランジスタの場合は高
電位電圧源側に接続された方の、前記ＭＯＳトランジス
タのゲート酸化膜を他方の前記ＭＯＳトランジスタのゲ
ート酸化膜よりも薄くしたことを特徴とする半導体集積
回路。 - 【請求項２】 ソースが所定の電圧源に接続される第１
のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲートにドレインとゲ
ートが接続され、ソースが前記所定の電圧源に接続され
る第２のＭＯＳトランジスタと、 ゲートが前記第１のＭＯＳトランジスタのドレインに接
続され、ソースが前記第２のＭＯＳトランジスタのドレ
インと接続される第３のＭＯＳトランジスタと、 を備え、前記第１のＭＯＳトランジスタのドレインを電
流入力端とし、前記第３のＭＯＳトランジスタのドレイ
ンを電流出力端とするカレントミラー回路において、 前記第１と第２のＭＯＳトランジスタのゲート酸化膜
が、同じ膜厚で形成され、かつ、前記第３のＭＯＳトラ
ンジスタのゲート酸化膜よりも薄いことを特徴とするカ
レントミラー回路。 - 【請求項３】 ドレインにゲートが接続された第１のＭ
ＯＳトランジスタと、 ゲートが前記第１のＭＯＳトランジスタのゲートに接続
される第２のＭＯＳトランジスタと、 ドレインとゲートが前記第１のＭＯＳトランジスタのソ
ースに接続され、ソースが所定の電圧源に接続された第
３のＭＯＳトランジスタと、 ゲートが前記第３のＭＯＳトランジスタのゲートに接続
され、ソースが前記所定の電圧源に接続され、ドレイン
が前記第２のＭＯＳトランジスタのソースに接続された
第４のＭＯＳトランジスタと、 を備え、前記第１のＭＯＳトランジスタのドレインを電
流入力端とし、前記第２のＭＯＳトランジスタのドレイ
ンを電流出力端とするカレントミラー回路において、 前記第３と第４のＭＯＳトランジスタのゲート酸化膜が
同じ膜厚で形成され、前記第１と第２のＭＯＳトランジ
スタのゲート酸化膜が同じ膜厚で形成され、かつ、前記
第３と第４のＭＯＳトランジスタのゲート酸化膜が前記
第１と第２のＭＯＳトランジスタのゲート酸化膜よりも
薄いことを特徴とするカレントミラー回路。 - 【請求項４】 請求項２に記載のカレントミラー回路を
アクティブ負荷として使用することを特徴とする差動増
幅回路。 - 【請求項５】 請求項３に記載のカレントミラー回路を
アクティブ負荷として使用することを特徴とする差動増
幅回路。 - 【請求項６】 第１の入力がゲートに接続される第５の
ＭＯＳトランジスタと、第２の入力がゲートに接続され
る第６のＭＯＳトランジスタと、前記第５のＭＯＳトラ
ンジスタのドレインにソースが接続されゲートが定電位
源に接続された第７のＭＯＳトランジスタと、前記第６
のＭＯＳトランジスタのドレインにソースが接続されゲ
ートが前記定電位源に接続された第８のＭＯＳトランジ
スタを備え、前記第５と第６のＭＯＳトランジスタのゲ
ート酸化膜が同じ膜厚で形成され、前記第７と第８のＭ
ＯＳトランジスタのゲート酸化膜が同じ膜厚で形成さ
れ、かつ、前記第５と第６のＭＯＳトランジスタのゲー
ト酸化膜が前記第７と第８のＭＯＳトランジスタのゲー
ト酸化膜よりも薄いことを特徴とする請求項４又は５に
記載の差動増幅回路。 - 【請求項７】 第１の入力がゲートに接続される第１の
ＭＯＳトランジスタと、第２の入力がゲートに接続され
る第２のＭＯＳトランジスタと、前記第１のＭＯＳトラ
ンジスタのドレインにソースが接続されゲートが定電位
源に接続された第３のＭＯＳトランジスタと、前記第２
のＭＯＳトランジスタのドレインにソースが接続されゲ
ートが前記定電位源に接続された第４のＭＯＳトランジ
スタを備え、前記第１と第２のＭＯＳトランジスタのゲ
ート酸化膜が同じ膜厚で形成され、前記第３と第４のＭ
ＯＳトランジスタのゲート酸化膜が同じ膜厚で形成さ
れ、かつ、前記第１と第２のＭＯＳトランジスタのゲー
ト酸化膜が前記第３と第４のＭＯＳトランジスタのゲー
ト酸化膜よりも薄いことを特徴とする差動増幅回路。 - 【請求項８】 請求項２又は３に記載のカレントミラー
回路を備えることを特徴とするＣＭＯＳプロセスで製造
される半導体集積回路。 - 【請求項９】 請求項４乃至７のいずれか１項に記載の
差動増幅回路を備えることを特徴とするＣＭＯＳプロセ
スで製造される半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036370A JP3112899B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路、定電流回路及びそれを用いた差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11036370A JP3112899B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路、定電流回路及びそれを用いた差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000236226A JP2000236226A (ja) | 2000-08-29 |
| JP3112899B2 true JP3112899B2 (ja) | 2000-11-27 |
Family
ID=12467962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11036370A Expired - Fee Related JP3112899B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路、定電流回路及びそれを用いた差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112899B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2412260B (en) | 2004-03-16 | 2007-09-26 | Wolfson Microelectronics Plc | Low noise op amp |
| GB2412259A (en) | 2004-03-16 | 2005-09-21 | Wolfson Ltd | A CMOS folded-cascode operational amplifier having low flicker noise |
| WO2008050375A1 (fr) * | 2006-09-29 | 2008-05-02 | Fujitsu Limited | Circuit de polarisation |
| KR101649408B1 (ko) * | 2014-09-23 | 2016-08-19 | (주) 예스티 | 입체 유리 기판 제조 장치 |
-
1999
- 1999-02-15 JP JP11036370A patent/JP3112899B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000236226A (ja) | 2000-08-29 |
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