JPS5923491B2 - 電圧比較回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、電子時計等の小型システムに使用される特に
入力電圧範囲を広くした構成の電圧比較回路（以下コン
パレータと記す）に関する。

従来、コンパレータは、オペアンプを基本とするもので
、動作電源電圧も高く、電子時計のような低電圧で動作
するシステムには使用できなかつた。また、電源電圧範
囲に対する入力電圧範囲を狭く、例えば、電源電圧＋１
５Ｖ）−７Ｖのコンパレータにおいては入力電圧範囲±
５（Ｖ）程度であり、広い入力電圧範囲をもつコンパレ
ータも、電源電圧の小さい電子時計等では強く要望され
ている。

更に、電子時計等においては低消費電力、低電圧動作、
簡便な構成が要求されるうえ、時刻演算等を行なうＩＣ
に容易に組み込めることなどがコンパレータに要求され
る。本発明の目的は、上記欠点を克服し、低電圧、低電
力動作可能な、特に入力電圧範囲の広いＣＭＯＳ構成の
コンパレータを提供することにある。

更に、具体的には入力電圧範囲の異なるコンパレータを
組み合せ、相補動作させることによつて広い入力電圧範
囲を有するコンパレータを実現するものである。

以下、図面とともに本発明の好適な一実施例について説
明する。

第１図は、本発明のブロック図であり、第２図はその詳
細回路図である。

第１図において、１はコンパレータの“１”入力端子で
あり、２は“−”入力端子、３は出力端子、９は電源の
“＋”端子、１０は電源の“一”端子である。

その機能は第１表に示す様なものである。

次に、第１図の詳細回路である第２図について説明する
と、１は、コンパレータの１＋゛入力端子であり、第１
の形式のコンパレータ６及び第２の形式のコンパレータ
７の各々の十人力端子に接続されるとともに、インバー
タ４を介して、ソース電極を電源の十端子９に接続され
たＰＭＯＳＦＥＴ５のゲート及びソース電極を電源の一
端子１０に接続されたＮＭＯＳＦＥＴ８のゲートに接続
している。

さらに、インバータ４の出力はインバータ１１を介して
そのソース電極を端子１０に接続されたＮＭＯＳＦＥＴ
ｌ２、ソース電極を端子９に接続されたＰＭＯＳＦＥＴ
ｌ３の各々のゲートに接続されている。

２は、コンパレータの一人力端子であり、コンパレータ
６，７の一人力端子に各々接続されている。

３は、コンパレータの−出力端子であり、コンパレータ
６，７の各々の出力端子に接続されている。

一方、コンパレータ６の十電源は、ＰＭＯＳＦＥＴ５の
ドレンに接続され、一電源はＮＭＯＳＦＥＴｌ２のドレ
ンに接続されている。コンパレータ７の十電源は、ＰＭ
ＯＳＦＥＴｌ３のドレンに、一電源はＮＭＯＳＦＥＴ８
のドレンに各々接続されている。

以上の構成の回路において、その動作を説明すると、入
力端子１に印加される入力電圧がインバータ４の反転電
圧ＶＩより高い場合、インバータ４の出力は″Ｌ゛であ
り、ＮＭＯＳＦＥＴ８はオフ、ＰＭＯＳＦＥＴ５はオン
である。

また、インバータ１１の出力は″Ｈ”となるため、ＮＭ
ＯＳＦＥＴｌ２はオン、ＰＭＯＳＦＥＴｌ３はオフであ
る。

したがつて、コンパレータ７の＋，一電源には電圧が印
加されず、コンパレータ７は動作しない。

一方、コンパレータ６は、ＭＯＳＦＥＴ５，ｌ２が共に
オンしているため、その電源端子には電圧が印加され、
コンパレータとして動作する。反対に、入力端子１の電
圧がインバータ４の反転電圧ＶＩより低い場合には、コ
ンパレータ７のみが動作する。後に詳述するが、コンパ
レータ６は、その入力電圧がＮＭＯＳＦＥＴのスレツシ
ヨルド電圧ＴＮから十電源電圧までの間で動作可能であ
り、コンパレータ７はその入力電圧が一電源電圧すなわ
ち０Ｖから（十電源電圧−（マイナス）ＰＭＯＳＦＥＴ
のスレツシヨルド電圧）の範囲で動作可能である。

上記関係を第３図に示す。

ＰＭＯＳＦＥＴのスレツシヨルド電圧ＶＴｐ（Ｖ）であ
る。

第３図ａの斜線領域がコンパレータ６の動作領域であり
、第３図ｂの斜線領域がコンパレータ７の動作領域であ
る。

一方、インバータの反転電圧ＶＩは、次式で示される。

但し、Ｋｐ：ＰＭ）ＳＦＥＴの導電定数 ＫＮ：Ｎ 〃 〃 〃 である。

したがつて、一般には、ＶＴＮくＩ＜ＶＴＰであり、イ
ンバータ４を用いて入力を振り分けることにより、コン
パレータ６，７の動作領域に有し適合することができる
。

次に、コンパレータ６の構成と動作について説明する。

第４図は、コンパレータ６の詳細回路図の一例であり、
２１は電源の高電位点に接続される電源端子であり、Ｐ
ＭＯＳＦＥＴ２５，２７のソース電極に各々接続されて
いる。

ＰＭＯＳＦＥＴ２５は、そのゲート電極とドレン電極を
互に接続され、その接続点２９はＰＩＶ）ＳＦＥＴ２７
のゲート、ＮＭＯＳＦＥＴ２６のドレン電極に各々接続
されている。

２２は、コンパレータ６の十人力端子であり、ＮＭＯＳ
ＦＥＴ２６のゲート電極に接続されており、ＮＭＯＳＥ
ＦＴ２６のソース電極は接地され、電源の低電位点に接
続されている。

２３は、コンパレータ６の一人力端子であり、ＮＭＯＳ
ＦＥＴ２８のゲート電極に接続されておりＮＭＯＳＦＥ
Ｔ２８のソース電極は接地、ドレン電極はＰＭＯＳＦＥ
Ｔ２７のドレン電極と接続され、コンパレータ６の出力
端子２４に接続されている。

以上のような構成の回路において、その動作を説明する
。

ＰＭＯＳＦＥＴ２５は、そのゲート・ドレン電極が互に
接続されているため、その特性は第５図２５で示される
様になり、（１）式で示される。

ＩＤ：ドレン電流Ｋｐ：導電定数 ＧＳ：ゲートソース間電圧 ＴＰ：スレツシヨルド電圧 一方、ＮＭＯＳＦＥＴ２６の特性は、 ２６で示され、（２）式で表わされる。

ＧＳ−ＶＩＮ〉ＳＤのとき） 第５図 ＶＧＳ−ＶＴＮ≦ＶＳＤのとき、 ＶＳＤ：ソース・ドレン間電圧 ＴＮ：スレツシヨルド電圧 ＫＮ：導電定数 したがつて、接続点２９の動作点は、（１），（２）式
のＩＤが等しくなる点すなわち第５図Ｐで与えられ、Ｍ
ＯＳＦＥＴ２５，２６には電流１２が流れ、接続点２９
の電位はＶ２となる。

一方、ＮＭＯＳＦＥＴ２８はＮＭＯＳＦＥＴ２６と同じ
特性のＦＥＴであり、その特性は第６図２８で示され同
様に（２）式で表わされる。

ＰＭＯＳＦＥＴ２７は、そのゲート・ソース間に加わつ
ている電圧が、ＰＭＯＳＦＥＴ２５と同じなので、ＰＭ
ＯＳＦＥＴ２７，２５の特性が同じならばその飽和電流
は１２となり、第６図２７にその特性が示される。した
がつて、出力端子２４の電位４は、第６図で示されるよ
うにＶ４；Ｅとなる。

今、Ｖｉ２〉Ｖｉ３の場合について説明したが、Ｖｉ２
＝Ｖｉ３の場合は、第７図に示すようにＰＭＯＳＦＥＴ
２７とＮＭＯＳＦＥＴ２８の飽和電流が等しくなるため
、Ｖ４二Ｅ／２となる。

反対にＶｉ２くＶｉ３の場合は第８図に示すように４二
Ｏとなる。また、その入力電圧動作範囲は、上述の説明
よりわかる様に、ＮＭＯＳＦＥＴ２６，２８のスレツシ
ヨルド電圧以上となる。

第９図は、コンパレータ７の一実施例であり、第４図の
構成のＰ，Ｎを逆にし、電源電圧を反対にしたもので、
全く同様の動作であり、説明は省略する。

以上述べたように、本発明よればＣＭＯＳ構成の低電圧
、低電力動作可能で、入力電圧範囲が電源電圧範囲に等
しい、広範囲な入力を受け入れるコンパレータを実現で
き、その効果は大きい。

また、その構成も簡単であり、Ｐ，ＮＭＯＳＦＥＴ各々
の特性が揃つておりさえすれば良く、ＰＭＯＳＦＥＴ相
互の特性を揃える必要がなく、容易にＩＣ化できる。Ｌ
面の簡単な説明 第１図は、本発明によるコンパレータのプロツク図。

Claims (1)

1. 【特許請求の範囲】 １ 第１と第２の入力端子を有し、前記第１と第２の入
   力端子に印加される電圧の大小比較を行う回路において
   、前記第１と第２の入力端子がそれぞれ入力不感帯域が
   異なる出力端子が互に接続された第１と第２のコンパレ
   ータのプラスの入力端子及びマイナスの入力端子に接続
   されており、さらに前記第１の入力端子に接続したＣＭ
   ＯＳインバータよりなる入力電圧弁別回路の出力端子が
   それぞれ第１と第２のコンパレータの電源にスイッチン
   グトランジスタを介して接続されており、前記第１の入
   力端子への入力電圧の範囲により前記入力電圧弁別回路
   を動作させ、前記第１または第２のコンパレータの一方
   を相補的に選択動作させることにより入力電圧の比較を
   行うことを特徴とする電圧比較回路。 ２ 前記第１のコンパレータが、ゲートとドレインを互
   に接続した第１のＰチャンネルＭＯＳＦＥＴと、前記ゲ
   ートとドレインの接続点にドレインを接続した第１の入
   力用ＮチャンネルＭＯＳＦＥＴと、前記接続点にゲート
   が接続された第２のＰチャンネルＭＯＳＦＥＴと、前記
   第２のＰチャンネルＭＯＳＦＥＴのドレインとドレイン
   を接続した第２の入力用ＮチャンネルＭＯＳＦＥＴより
   構成されると共に、前記第２のコンパレータが前記第１
   のコンパレータにおいてＮチャンネルＭＯＳＦＥＴとＰ
   チャンネルＭＯＳＦＥＴのチャンネルをそれぞれ反転し
   た接続構成としたことを特徴とする特許請求の範囲第１
   項記載の電圧比較回路。