JPH05127764A - ボルテージレギユレータ - Google Patents
ボルテージレギユレータInfo
- Publication number
- JPH05127764A JPH05127764A JP28581791A JP28581791A JPH05127764A JP H05127764 A JPH05127764 A JP H05127764A JP 28581791 A JP28581791 A JP 28581791A JP 28581791 A JP28581791 A JP 28581791A JP H05127764 A JPH05127764 A JP H05127764A
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- JP
- Japan
- Prior art keywords
- output
- voltage
- error amplifier
- transistor
- phase correcting
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- Pending
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【目的】ソース接地式出力トランジスタを用いるボルテ
ージレギュレータにおいて、電源投入時に一時的に出力
電圧が規定出力電圧を越えてしまうという欠点を改善す
ること。 【構成】誤差増幅回路の出力２には、出力トランジスタ
３のゲートと位相補正コンデンサ４の他に、ソース接地
回路及びＣＲ積分回路によるプリチャージ回路５が接続
される。
ージレギュレータにおいて、電源投入時に一時的に出力
電圧が規定出力電圧を越えてしまうという欠点を改善す
ること。 【構成】誤差増幅回路の出力２には、出力トランジスタ
３のゲートと位相補正コンデンサ４の他に、ソース接地
回路及びＣＲ積分回路によるプリチャージ回路５が接続
される。
Description
【０００１】
【産業上の利用分野】本発明はボルテージレギュレータ
に関し、特に電界効果トランジスタを用いたボルテージ
レギュレータに関する。
に関し、特に電界効果トランジスタを用いたボルテージ
レギュレータに関する。
【０００２】
【従来の技術】従来の出力トランジスタにソース接地回
路を用いるボルテージレギュレータは、図３の（Ａ），
（Ｂ）に示すように、誤差増幅器２１の出力２２は、出
力トランジスタ２３のゲート及び位相補正コンデンサ２
４に接続されている。
路を用いるボルテージレギュレータは、図３の（Ａ），
（Ｂ）に示すように、誤差増幅器２１の出力２２は、出
力トランジスタ２３のゲート及び位相補正コンデンサ２
４に接続されている。
【０００３】誤差増幅器２１は、Ｐチャネル型ＭＯＳト
ランジスタ３１，３２と、Ｎチャネル型ＭＯＳトランジ
スタ３３，３４と、定電流源２８とを備えている。基準
電圧ブロック１７は、入力電圧Ｖｉｎが入力され、基準
電圧を前記誤差増幅器２１に与えている。入力電圧Ｖｉ
ｎ，出力電圧Ｖｏｕｔ間に、出力トランジスタ２３が介
在し、出力電圧Ｖｏｕｔを抵抗４０，４１で分圧し、分
圧された電圧をトランジスタ３４のゲートに入力してい
る。
ランジスタ３１，３２と、Ｎチャネル型ＭＯＳトランジ
スタ３３，３４と、定電流源２８とを備えている。基準
電圧ブロック１７は、入力電圧Ｖｉｎが入力され、基準
電圧を前記誤差増幅器２１に与えている。入力電圧Ｖｉ
ｎ，出力電圧Ｖｏｕｔ間に、出力トランジスタ２３が介
在し、出力電圧Ｖｏｕｔを抵抗４０，４１で分圧し、分
圧された電圧をトランジスタ３４のゲートに入力してい
る。
【０００４】次に電源投入時の過渡動作について説明す
る。
る。
【０００５】電源投入時は、位相補正コンデンサ２４の
電荷はゼロであるので、出力トランジスタ２３のゲート
の電圧は、０Ｖである。こととき、出力トランジスタ２
３のソースは、入力電圧Ｖｉｎのレベルであるため、出
力トランジスタ２３のゲート−ソース電圧ＶＧＳは入力
電圧Ｖｉｎとなり、出力トランジスタ２３は導通状態と
なる。
電荷はゼロであるので、出力トランジスタ２３のゲート
の電圧は、０Ｖである。こととき、出力トランジスタ２
３のソースは、入力電圧Ｖｉｎのレベルであるため、出
力トランジスタ２３のゲート−ソース電圧ＶＧＳは入力
電圧Ｖｉｎとなり、出力トランジスタ２３は導通状態と
なる。
【０００６】次に、誤差増幅器２１は、定電流源２８の
電流と同等の電流を位相補正コンデンサ２４に流して、
徐々に充電し、誤差増幅器２１の平衡がとれたところで
安定するという動作をする。
電流と同等の電流を位相補正コンデンサ２４に流して、
徐々に充電し、誤差増幅器２１の平衡がとれたところで
安定するという動作をする。
【０００７】
【発明が解決しようとする課題】このような従来のボル
テージレギュレータでは、電源投入時の過渡特性は、図
３（Ｂ）に示す様に、誤差増幅器２１の出力２２の波形
が、積分波形となるため、レギュレータの出力Ｖｏｕｔ
の波形２６は、出力立ち上り波形２５に示す様に、一時
的にレギュレート出力波形２６を上回る電圧となってし
まう。
テージレギュレータでは、電源投入時の過渡特性は、図
３（Ｂ）に示す様に、誤差増幅器２１の出力２２の波形
が、積分波形となるため、レギュレータの出力Ｖｏｕｔ
の波形２６は、出力立ち上り波形２５に示す様に、一時
的にレギュレート出力波形２６を上回る電圧となってし
まう。
【０００８】この様に、レギュレート出力電圧２６を上
回る電圧が、出力に発生することは、例えばロジック回
路の様な負荷の場合、誤動作させてしまったり、あるい
は破壊してしまう恐れがあるという欠点がある。
回る電圧が、出力に発生することは、例えばロジック回
路の様な負荷の場合、誤動作させてしまったり、あるい
は破壊してしまう恐れがあるという欠点がある。
【０００９】本発明の目的は、前記欠点を解決し、レギ
ュレート出力電圧を上回る電圧が出力されないようにし
たボルテージレギュレータを提供することにある。
ュレート出力電圧を上回る電圧が出力されないようにし
たボルテージレギュレータを提供することにある。
【００１０】
【課題を解決するための手段】本発明の構成は、入力電
圧と安定化出力電圧との間に出力トランジスタを介在さ
せ、前記出力電圧の分圧電圧と基準電圧とを入力として
前記出力トランジスタのゲートに出力する誤差増幅器を
設けたボルテージレギュレータにおいて、前記入力電圧
と定電位源との間に抵抗とコンデンサとの直列体を設
け、前記直列体の共通接続点をゲート入力としかつ前記
入力電圧と前記出力トランジスタのゲートとの間に介在
させたプリチャージ回路用トランジスタを設けたことを
特徴とする。
圧と安定化出力電圧との間に出力トランジスタを介在さ
せ、前記出力電圧の分圧電圧と基準電圧とを入力として
前記出力トランジスタのゲートに出力する誤差増幅器を
設けたボルテージレギュレータにおいて、前記入力電圧
と定電位源との間に抵抗とコンデンサとの直列体を設
け、前記直列体の共通接続点をゲート入力としかつ前記
入力電圧と前記出力トランジスタのゲートとの間に介在
させたプリチャージ回路用トランジスタを設けたことを
特徴とする。
【００１１】
【実施例】図１の（Ａ），（Ｂ）は本発明の一実施例の
ボルテージレギュレータを示す回路図，特性図である。
ボルテージレギュレータを示す回路図，特性図である。
【００１２】図１の（Ａ）において、本実施例のボルテ
ージレギュレータは、基準電圧ブロック８と、誤差増幅
器１と、プリチャージ回路５と、出力トランジスタ３
と、位相補正コンデンサ４と、抵抗４０，４１とを含
み、構成される。
ージレギュレータは、基準電圧ブロック８と、誤差増幅
器１と、プリチャージ回路５と、出力トランジスタ３
と、位相補正コンデンサ４と、抵抗４０，４１とを含
み、構成される。
【００１３】ここで、プリチャージ回路５を除く誤差増
幅器１等は図３の（Ａ）と同様である。
幅器１等は図３の（Ａ）と同様である。
【００１４】プリチャージ回路５は、抵抗５０とＰチャ
ネルＭＯＳトランジスタ５１と、コンデンサ５２とを有
する。
ネルＭＯＳトランジスタ５１と、コンデンサ５２とを有
する。
【００１５】誤差増幅器１の出力２は、出力トランジス
タ３のゲートと、位相補正コンデンサ４と、ソース接地
トランジスタ５１とコンデンサ５２と抵抗５０からなる
プリチャージ回路５の出力とに接続する。
タ３のゲートと、位相補正コンデンサ４と、ソース接地
トランジスタ５１とコンデンサ５２と抵抗５０からなる
プリチャージ回路５の出力とに接続する。
【００１６】次に、電源投入時の過渡動作について図１
の（Ｂ）を用いて説明する。電源投入時は、位相補正コ
ンデンサ４の電荷はゼロであるが、プリチャージ回路５
のソース接地トランジスタ５１が導通状態であるので、
位相補正コンデンサ４の電荷を瞬時に充電する。このと
き、出力トランジスタ３のゲート電圧は、入力電圧Ｖｉ
ｎのレベルと同電位となり、出力トランジスタ３は非導
通状態となる。
の（Ｂ）を用いて説明する。電源投入時は、位相補正コ
ンデンサ４の電荷はゼロであるが、プリチャージ回路５
のソース接地トランジスタ５１が導通状態であるので、
位相補正コンデンサ４の電荷を瞬時に充電する。このと
き、出力トランジスタ３のゲート電圧は、入力電圧Ｖｉ
ｎのレベルと同電位となり、出力トランジスタ３は非導
通状態となる。
【００１７】次に、誤差増幅器１は、定電流源９と同等
の電流を位相補正コンデンサ４に流し、位相補正コンデ
ンサ４を徐々に放電し、誤差増幅器１の平衡がとれたと
ころで安定する。出力立ち上り波形６は、なまり、レギ
ュレート出力波形７を上回ることはない。
の電流を位相補正コンデンサ４に流し、位相補正コンデ
ンサ４を徐々に放電し、誤差増幅器１の平衡がとれたと
ころで安定する。出力立ち上り波形６は、なまり、レギ
ュレート出力波形７を上回ることはない。
【００１８】図２（Ａ），（Ｂ）は本発明の他の実施例
のボルテージレギュレータを示す回路図，特性図であ
り、本実施例の回路は、図１の（Ａ）のボルテージレギ
ュレータを負電源回路に応用したものである。
のボルテージレギュレータを示す回路図，特性図であ
り、本実施例の回路は、図１の（Ａ）のボルテージレギ
ュレータを負電源回路に応用したものである。
【００１９】図２（Ａ）において、誤差増幅器１１の出
力１２は、出力トランジスタ１３のゲート及び位相補正
コンデンサ１４と、ソース接地トランジスタと抵抗・コ
ンデンサからなるプリチャージ回路１５の出力とに接続
されている。
力１２は、出力トランジスタ１３のゲート及び位相補正
コンデンサ１４と、ソース接地トランジスタと抵抗・コ
ンデンサからなるプリチャージ回路１５の出力とに接続
されている。
【００２０】電源投入時の過渡動作は、前記一実施例と
同様であり、まず急速に位相補正コンデンサ１４を充電
し、誤差増幅器１１により徐々に放電し、誤差増幅器１
１の平衡がとれるところで安定する。
同様であり、まず急速に位相補正コンデンサ１４を充電
し、誤差増幅器１１により徐々に放電し、誤差増幅器１
１の平衡がとれるところで安定する。
【００２１】このように、本発明によれば、基準電圧回
路と誤差増幅器と出力トランジスタにソース接地回路を
用い、出力トランジスタのゲートに第２のソース接地を
した電界効果トランジスタのドレインと誤差増幅器の出
力が接続され、第２の電界効果トランジスタのゲートは
抵抗及びコンデンサによる積分回路が接続されているこ
とを特徴とするボルテージレーギュレータが得られる。
路と誤差増幅器と出力トランジスタにソース接地回路を
用い、出力トランジスタのゲートに第２のソース接地を
した電界効果トランジスタのドレインと誤差増幅器の出
力が接続され、第２の電界効果トランジスタのゲートは
抵抗及びコンデンサによる積分回路が接続されているこ
とを特徴とするボルテージレーギュレータが得られる。
【００２２】
【発明の効果】以上説明したように、本発明は、位相補
正コンデンサを電源投入時にプリチャージする回路を設
けたので、電源投入時にボルテージレギュレータの出力
が、レギュレート電圧を越えないでスムーズな立ち上り
波形を得ることができ、従って負荷回路を誤動作させる
ことがなく、また破壊の心配もなく、使用できるという
効果がある。
正コンデンサを電源投入時にプリチャージする回路を設
けたので、電源投入時にボルテージレギュレータの出力
が、レギュレート電圧を越えないでスムーズな立ち上り
波形を得ることができ、従って負荷回路を誤動作させる
ことがなく、また破壊の心配もなく、使用できるという
効果がある。
【図１】（Ａ），（Ｂ）は本発明の一実施例のボルテー
チレギュレータをそれぞれ示す回路図，過渡特性図であ
る。
チレギュレータをそれぞれ示す回路図，過渡特性図であ
る。
【図２】（Ａ），（Ｂ）は本発明の他の実施例のボルテ
ージレギュレータをそれぞれ示す回路図，過渡特性図で
ある。
ージレギュレータをそれぞれ示す回路図，過渡特性図で
ある。
【図３】（Ａ），（Ｂ）は従来のボルテージレギュレー
タをそれぞれ示す回路図，過渡特性図である。
タをそれぞれ示す回路図，過渡特性図である。
４０，４１，５０ 抵抗 ３１，３２，５１ Ｐチャネル型ＭＯＳトランジスタ ３３，３４ Ｎチャネル型ＭＯＳトランジスタ ５２ コンデンサ Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧
Claims (1)
- 【請求項１】 入力電圧と安定化出力電圧との間に出力
トランジスタを介在させ、前記出力電圧の分圧電圧と基
準電圧とを入力として前記出力トランジスタのゲートに
出力する誤差増幅器を設けたボルテージレギュレータに
おいて、前記入力電圧と定電位源との間に抵抗とコンデ
ンサとの直列体を設け、前記直列体の共通接続点をゲー
ト入力としかつ前記入力電圧と前記出力トランジスタの
ゲートとの間に介在させたプリチャージ回路用トランジ
スタを設けたことを特徴とするボルテージレギュレー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581791A JPH05127764A (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギユレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28581791A JPH05127764A (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギユレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127764A true JPH05127764A (ja) | 1993-05-25 |
Family
ID=17696473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28581791A Pending JPH05127764A (ja) | 1991-10-31 | 1991-10-31 | ボルテージレギユレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127764A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990072377A (ko) * | 1998-02-04 | 1999-09-27 | 이토 기요시 | 전압레귤레이터 |
| US6194887B1 (en) | 1998-11-06 | 2001-02-27 | Nec Corporation | Internal voltage generator |
| US6936998B2 (en) | 2002-07-26 | 2005-08-30 | Samsung Electronics Co., Ltd. | Power glitch free internal voltage generation circuit |
| JP2007249644A (ja) * | 2006-03-16 | 2007-09-27 | Fuji Electric Device Technology Co Ltd | シリーズレギュレータ回路 |
| KR100892343B1 (ko) * | 2007-09-10 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 레이아웃 방법 |
| JP2011146817A (ja) * | 2010-01-12 | 2011-07-28 | Ricoh Co Ltd | アンプ |
-
1991
- 1991-10-31 JP JP28581791A patent/JPH05127764A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990072377A (ko) * | 1998-02-04 | 1999-09-27 | 이토 기요시 | 전압레귤레이터 |
| KR100700406B1 (ko) * | 1998-02-04 | 2007-03-28 | 세이코 인스트루 가부시키가이샤 | 전압 레귤레이터 |
| US6194887B1 (en) | 1998-11-06 | 2001-02-27 | Nec Corporation | Internal voltage generator |
| US6936998B2 (en) | 2002-07-26 | 2005-08-30 | Samsung Electronics Co., Ltd. | Power glitch free internal voltage generation circuit |
| DE10335010B4 (de) * | 2002-07-26 | 2011-07-21 | Samsung Electronics Co., Ltd., Kyonggi | Interne Spannungsgeneratorschaltung |
| JP2007249644A (ja) * | 2006-03-16 | 2007-09-27 | Fuji Electric Device Technology Co Ltd | シリーズレギュレータ回路 |
| KR100892343B1 (ko) * | 2007-09-10 | 2009-04-08 | 주식회사 하이닉스반도체 | 반도체 장치 및 그의 레이아웃 방법 |
| US8400136B2 (en) | 2007-09-10 | 2013-03-19 | Hynix Semiconductor Inc. | Current mirror semiconductor device and a layout method of the same |
| JP2011146817A (ja) * | 2010-01-12 | 2011-07-28 | Ricoh Co Ltd | アンプ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000201 |